本文選題：高速發(fā)送端　切入點(diǎn)：異步FIFO　出處：《高技術(shù)通訊》2016年07期 　論文類型：期刊論文

【摘要】：為了降低高速串行接口中發(fā)送端的延遲,在研究、分析現(xiàn)有發(fā)送端結(jié)構(gòu)的基礎(chǔ)上,提出了新的數(shù)據(jù)跨時(shí)鐘域傳輸方法并在實(shí)際電路中得到實(shí)現(xiàn)。此方法可以大幅降低數(shù)據(jù)跨時(shí)鐘域傳輸時(shí)用于異步FIFO的延遲。而且,使用動(dòng)態(tài)電路對(duì)高速發(fā)送端并串轉(zhuǎn)換電路進(jìn)行了晶體管級(jí)的改進(jìn),放松了關(guān)鍵路徑的時(shí)序要求,使發(fā)送端整體電路能運(yùn)行在更高的頻率下。發(fā)送端電路使用40nm CMOS工藝實(shí)現(xiàn),實(shí)際芯片測(cè)試數(shù)據(jù)表明,使用該電路的發(fā)送端可以穩(wěn)定工作在13Gb/s的速率下。
[Abstract]:In order to reduce the delay of the transmitter in the high-speed serial interface, based on the research and analysis of the existing structure of the transmitter, In this paper, a new method of data transmission across clock domain is proposed and implemented in practical circuit. This method can greatly reduce the delay of asynchronous FIFO when data is transmitted across clock domain. The dynamic circuit is used to improve the high speed parallel serial converter circuit at the transistor level. The timing requirements of the critical path are relaxed, and the whole circuit of the transmitter can run at a higher frequency. The transmitter circuit is realized by 40nm CMOS process. The actual chip test data show that the transmitter using this circuit can work stably at the rate of 13 GB / s.
【作者單位】： 計(jì)算機(jī)體系結(jié)構(gòu)國(guó)家重點(diǎn)實(shí)驗(yàn)室(中國(guó)科學(xué)院計(jì)算技術(shù)研究所);中國(guó)科學(xué)院計(jì)算技術(shù)研究所;中國(guó)科學(xué)院大學(xué);龍芯中科技術(shù)有限公司;
【基金】：國(guó)家“核高基”科技重大專項(xiàng)課題(2014ZX01020201,2014ZX01030101) 國(guó)家自然科學(xué)基金(61521092,61432016)資助項(xiàng)目
【分類號(hào)】：TN402

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本文編號(hào)：1634525