本文選題：三維片上網(wǎng)絡(luò)　切入點(diǎn)：布圖算法　出處：《天津工業(yè)大學(xué)》2017年碩士論文　論文類型：學(xué)位論文

【摘要】：隨著片上網(wǎng)絡(luò)的發(fā)展和芯片規(guī)模的擴(kuò)大,二維片上網(wǎng)絡(luò)(Two-dimensional Network-on-Chip,2DNoC)在布圖面積、布線長(zhǎng)度、封裝密度以及功耗等方面都已達(dá)到了瓶頸,三維片上網(wǎng)絡(luò)(Three-dimensional Network-on-Chip,3D NoC)應(yīng)運(yùn)而生,并在多種性能上均優(yōu)于二維片上網(wǎng)絡(luò)。其中,為了充分發(fā)揮3D NoC的空間優(yōu)勢(shì),如何放置電子元件和模塊的布圖算法成為3D NoC設(shè)計(jì)過(guò)程的重要環(huán)節(jié),布圖算法直接影響芯片的面積和布線長(zhǎng)度,同時(shí)對(duì)通信微片延遲、CPU計(jì)算時(shí)間等均有較大影響。因此,三維片上網(wǎng)絡(luò)布圖算法逐漸成為一個(gè)重要的研究方向。模擬退火算法是三維片上網(wǎng)絡(luò)布圖問(wèn)題中最常使用方法,另外基于模擬退火改進(jìn)的粒子群算法也常被應(yīng)用于三維片上網(wǎng)絡(luò)布圖中,以上兩類算法都是采用單一解擾動(dòng)方式得到下一個(gè)可行解,故其收斂速度較慢。當(dāng)三維片上網(wǎng)絡(luò)規(guī)模增大、結(jié)構(gòu)復(fù)雜度增加時(shí),布圖可行方案數(shù)急劇增加,解的擾動(dòng)次數(shù)也隨之增加,求解時(shí)間將大幅度增加。本文提出一種基于離散量子粒子群算法的三維片上網(wǎng)絡(luò)布圖優(yōu)化算法,該算法采用初始化種群并不斷迭代的進(jìn)化方式,具有更優(yōu)的搜索能力和更快的收斂速度;為了適當(dāng)增加解的多樣性本文又進(jìn)一步改進(jìn)。仿真結(jié)果表明,采用離散量子粒子群算法選擇布圖方案可以顯著降低微片延遲、節(jié)省CPU計(jì)算時(shí)間,尤其是在IP核數(shù)量眾多的測(cè)試用例和高注入率情況下效果更為明顯,如對(duì)于ami49測(cè)試用例當(dāng)注入率為100%時(shí),基于離散量子粒子群算法的平均微片延遲比基于模擬退火算法的平均微片延遲減少了 20.63%;基于離散量子粒子群算法所消耗的CPU平均時(shí)間比基于模擬退火算法的CPU平均時(shí)間減少了69.40%;改進(jìn)后的離散量子粒子群算法適當(dāng)減緩了進(jìn)化速度,進(jìn)一步提高了最優(yōu)解的質(zhì)量,在ami49中最優(yōu)解的適應(yīng)值比原離散量子粒子群算法減少12.55%。
[Abstract]:With the development of the on-chip network and the expansion of the chip scale, Two-dimensional Network-on-ChipH2DNoC has reached a bottleneck in layout area, wiring length, package density and power consumption. Three-dimensional Network-on-Chipfen 3D NoC (3D NoC) has emerged as the times require. In order to give full play to the spatial advantages of 3D NoC, how to place the layout algorithm of electronic components and modules becomes an important part of 3D NoC design process. The layout algorithm directly affects the chip area and wiring length, and also has a great impact on the CPU computing time of the communication microchip delay. The algorithm of 3D on-chip network layout is becoming an important research direction. Simulated annealing algorithm is the most commonly used method in the problem of 3D on-chip network layout. In addition, the improved particle swarm optimization algorithm based on simulated annealing is also often used in 3D on-chip network layout. Both of the above two kinds of algorithms are used to obtain the next feasible solution by using a single unperturbed method. Therefore, the convergence rate is slow. When the scale of the 3D on-chip network increases and the structural complexity increases, the number of feasible solutions increases sharply, and the number of perturbations of the solution increases. In this paper, we propose a new algorithm based on discrete Quantum Particle Swarm Optimization (DQPSO), which is based on discrete Quantum Particle Swarm Optimization (DQPSO). It has better searching ability and faster convergence speed. In order to increase the diversity of solution properly, the simulation results show that using discrete quantum particle swarm optimization algorithm to select layout scheme can significantly reduce the delay of microchip. Save CPU computing time, especially in the case of large number of test cases with IP cores and high injection rate, for example, for ami49 test cases, when the injection rate is 100, The average microchip delay based on discrete Quantum Particle Swarm Optimization (DQPSO) is 20.63 lower than that based on simulated annealing (SA), and the average CPU time consumed by DQPSO is higher than that of CPU based on simulated annealing (SA). The average time is reduced by 69.40; the improved discrete quantum particle swarm optimization algorithm slows down the evolution. The quality of the optimal solution is further improved. The fitness of the optimal solution in ami49 is 12.55 less than that of the original discrete quantum particle swarm optimization algorithm.
【學(xué)位授予單位】：天津工業(yè)大學(xué)
【學(xué)位級(jí)別】：碩士
【學(xué)位授予年份】：2017
【分類號(hào)】：TN47

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本文編號(hào)：1577102