發(fā)布時(shí)間：2018-01-16 08:28

  本文關(guān)鍵詞：基于硅通孔連接的三維集成電路測(cè)試方法研究　出處：《清華大學(xué)》2015年博士論文　論文類型：學(xué)位論文

  更多相關(guān)文章： 三維集成電路 硅通孔 電路測(cè)試 測(cè)試訪問(wèn)機(jī)制 測(cè)試優(yōu)化

【摘要】：如今隨著CMOS技術(shù)的迅速發(fā)展,集成電路的集成度越來(lái)越高,摩爾定律已經(jīng)進(jìn)入了一個(gè)瓶頸時(shí)期�；诠柰ǹ走B接的三維集成電路,憑借其低延遲、低功耗以及支持混合工藝技術(shù)等優(yōu)點(diǎn),倍受業(yè)界青睞,成為了延續(xù)摩爾定律的一個(gè)重要解決方案。然而,三維集成電路在可以大規(guī)模生產(chǎn),并進(jìn)入市場(chǎng)之前,還需要克服一系列挑戰(zhàn),其測(cè)試問(wèn)題是這些挑戰(zhàn)中不可忽視的一項(xiàng),甚至被稱為“第一大挑戰(zhàn)”,而這“第一大挑戰(zhàn)”,主要包括三大難點(diǎn):測(cè)試過(guò)熱、測(cè)試成本高以及缺少針對(duì)三維封裝特性優(yōu)化的測(cè)試工具或EDA軟件。本文針對(duì)基于硅通孔連接的三維集成電路測(cè)試的三大難點(diǎn),提出了四種對(duì)應(yīng)的優(yōu)化策略,主要內(nèi)容和創(chuàng)新點(diǎn)如下:?針對(duì)測(cè)試過(guò)熱以及測(cè)試成本高這兩大難點(diǎn),本文提出了基于熱驅(qū)動(dòng)的測(cè)試策略。該策略包括一種新的掃描樹(shù)測(cè)試結(jié)構(gòu),以及測(cè)試向量排序算法�；谌S集成電路掃描樹(shù)測(cè)試結(jié)構(gòu),可以有效的降低三維集成電路的測(cè)試時(shí)間,壓縮測(cè)試數(shù)據(jù),從而優(yōu)化測(cè)試成本,而結(jié)合測(cè)試向量排序算法之后,可以在降低測(cè)試成本的同時(shí),有效的降低電路熱點(diǎn)區(qū)域的溫度,解決測(cè)試過(guò)熱的問(wèn)題。?針對(duì)測(cè)試成本高的難點(diǎn),本文提出了基于三維集成電路綁定中和綁定后測(cè)試成本優(yōu)化策略。與以往測(cè)試成本模型不同的是,我們不僅考慮測(cè)試時(shí)間,還考慮硅通孔數(shù)目對(duì)測(cè)試總成本的影響。該優(yōu)化策略通過(guò)改變?nèi)S集成電路的堆疊次序,并優(yōu)化TAM(測(cè)試訪問(wèn)機(jī)制)帶寬的分配,最小化其測(cè)試成本。?同樣針對(duì)測(cè)試成本高的難點(diǎn),本文又從三維集成電路綁定前測(cè)試的角度出發(fā),提出了對(duì)應(yīng)的優(yōu)化策略。該策略利用了核分割技術(shù),并結(jié)合一種優(yōu)化算法,在優(yōu)化綁定前測(cè)試成本方面,有著很好的效果。?針對(duì)缺少三維優(yōu)化的測(cè)試工具或EDA軟件以及測(cè)試成本高這兩大難點(diǎn),本文引入了先進(jìn)的雙速測(cè)試儀工具,并在這之上提出了雙速TAM測(cè)試優(yōu)化策略,這樣既可以引入一種針對(duì)三維封裝特性優(yōu)化的測(cè)試工具,又降低了電路的測(cè)試成本,達(dá)到“一箭雙雕”的效果。
[Abstract]:Now with the rapid development of CMOS technology, the integration degree of integrated circuit is more and more high, Moore's law has entered a bottleneck period. Three dimensional integrated circuits based on silicon vias connected, with its advantages of low power consumption and low delay, support mixed technology, favored by the industry, has become an important solution to continue Moore's law. However, the three-dimensional integrated circuit in mass production, and before entering the market, also need to overcome a series of challenges, the test problem can not be ignored one of these challenges, even called "a big challenge", and that "the first big challenge", including the three major difficulties test: overheating, high testing cost and lack for 3D package characteristics optimization test tools or EDA software. According to the three major difficulties of 3D integrated circuit testing silicon vias connected based on the proposed four corresponding The optimization strategy, the main contents and innovations are as follows:? According to the test of overheating and high test cost of these two difficulties, this paper presents a test strategy based on thermal drive. This strategy includes a scan tree new test structure and test vector ordering algorithm. Three dimensional integrated circuit test based on scan tree structure, can effectively to reduce the test time of three-dimensional integrated circuits, test data compression, so as to optimize the cost of testing, after the combination of test vector ordering algorithm, can reduce the cost of testing at the same time, effectively reduce the circuit of regional hot temperature, solve the test problem. Aiming at the difficulty of overheating? High testing cost, proposed cost optimization strategy in 3D binding and binding integrated circuit based testing. Unlike previous test cost model, we not only consider the testing time, also consider the number of vias in silicon test assembly The effect of the optimization strategy. By changing the stacking sequence of the three-dimensional integrated circuit, and the optimization of TAM (test access mechanism) bandwidth allocation, to minimize the cost of test. The same? Aiming at the difficulty of high testing cost, this paper from the three-dimensional integrated circuit testing point before binding, puts forward corresponding optimization strategy. The strategy of using nuclear segmentation technology, combined with an optimization algorithm, the cost of testing in the optimization of binding, has a very good effect.? for the lack of 3D optimization test tools or EDA software and test the high cost of these two difficulties, this paper introduces the advanced tools of double speed tester, and puts forward the double TAM speed test optimization strategy on this, so we can introduce a testing tool for 3D package characteristics optimization, and reduce the cost of test circuit, achieve the double-edged sword effect.

【學(xué)位授予單位】：清華大學(xué)
【學(xué)位級(jí)別】：博士
【學(xué)位授予年份】：2015
【分類號(hào)】：TN407

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本文編號(hào)：1432347