本文關鍵詞：一種高速高精度時鐘占空比穩(wěn)定電路　出處：《微電子學》2017年05期 　論文類型：期刊論文

  更多相關文章： 占空比 連續(xù)時間積分器 跨運算導放大器

【摘要】：設計了一種高速高精度的時鐘占空比穩(wěn)定電路。采用全差分連續(xù)時間積分器將時鐘占空比量化為電壓信號,積分器對占空比偏差的累積效應可使電路達到很高的調整精度。采用跨導運算放大器將電壓信號轉換為電流信號,并加載到輸入時鐘緩沖器上,改變其輸出時鐘的直流電平,從而調整輸出時鐘的占空比,避免了調整輸出時鐘上升/下降沿帶來的較大抖動。采用TSMC 0.18μm CMOS工藝進行設計,電源電壓為2V。當輸入差分時鐘頻率為1.6GHz時,可以將占空比范圍為20%~80%的輸入時鐘信號的占空比均調節(jié)至(50±0.5)%,且輸出時鐘抖動小于159.398fs,適用于超高速的信號處理系統(tǒng)。
[Abstract]:A high speed and high precision clock duty cycle stabilization circuit is designed, and the clock duty cycle is quantized to voltage signal by using a fully differential continuous time integrator. The accumulative effect of duty cycle deviation of integrator can make the circuit achieve a high precision. The voltage signal is converted into current signal by transconductance operational amplifier and loaded into the input clock buffer. The duty cycle of the output clock is adjusted by changing the DC level of its output clock. The TSMC 0.18 渭 m CMOS process is used to design the output clock, which avoids the big jitter caused by adjusting the rising / falling edge of the output clock. The power supply voltage is 2 V. when the input differential clock frequency is 1.6 GHz, the duty cycle of the input clock signal with duty cycle range of 20% and 80% can be adjusted to 50 鹵0.5%. The output clock jitter is less than 159.398fs, which is suitable for super high speed signal processing system.
【作者單位】： 合肥工業(yè)大學微電子設計研究所;
【基金】：安徽省科技攻關項目(JZ2014AKKG0430) 中央高校基本科研業(yè)務費專項資金資助項目(2014HGCH0010)
【分類號】：TN432
【正文快照】： 0引言隨著集成電路的不斷發(fā)展,系統(tǒng)對高速時鐘信號的要求越來越高,占空比成為衡量時鐘信號的一個重要指標。占空比為50%表示高電平時鐘周期的寬度等于低電平時鐘周期的寬度。特別是在數(shù)據(jù)進行雙采樣的情況下,即時鐘的上升沿和下降沿均采樣時,保證時鐘的占空比為50%是保證系統(tǒng)

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