本文關(guān)鍵詞：FT-SerDes CDR關(guān)鍵電路設(shè)計　出處：《國防科學技術(shù)大學》2015年碩士論文　論文類型：學位論文

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【摘要】：串行/解串器(Serializer/Deserializer,縮寫SerDes)是數(shù)據(jù)傳輸中的收發(fā)機功能模塊�；ヂ�(lián)芯片間傳輸串行數(shù)據(jù)時,是通過SerDes在每個方向上轉(zhuǎn)換串行數(shù)據(jù)與并行端口之間的傳輸,反之亦然。它通常應(yīng)用在高速數(shù)據(jù)通信系統(tǒng)中,彌補有限的輸入/輸出端口數(shù),在差分線上傳輸數(shù)據(jù),提高了數(shù)據(jù)抗干擾能力,減少I/O引腳和互聯(lián)線。SerDes互聯(lián)技術(shù)是當今主流的數(shù)據(jù)傳輸方式。本文設(shè)計了兩倍過采樣,數(shù)據(jù)對齊與數(shù)據(jù)解串,采樣時鐘的相位檢測,二階數(shù)字濾波器,數(shù)據(jù)編碼,以及DAC與PI電路模塊。具體研究工作包括以下幾個方面:1、使用兩倍過采樣方式設(shè)計采樣電路,實現(xiàn)對差分數(shù)據(jù)的過采樣,使采樣數(shù)據(jù)包含時鐘信息。對每連續(xù)的兩個數(shù)據(jù)位捕獲四個采樣值,兩個邊沿信息和兩個數(shù)據(jù)信息,用來恢復(fù)同步時鐘。為了把差分數(shù)據(jù)轉(zhuǎn)換為單端數(shù)據(jù),增加了一個雙端數(shù)據(jù)到單端轉(zhuǎn)換的電路,采用特殊的Latch電路結(jié)構(gòu)。為了克服對數(shù)據(jù)的亞穩(wěn)態(tài)采樣,增加了二級采樣模塊。使用Hspice仿真驗證過采樣電路功能,利用Spectre仿真驗證二級采樣結(jié)構(gòu)能克服亞穩(wěn)態(tài)采樣。2、為實現(xiàn)對采樣數(shù)據(jù)的并行處理,設(shè)計專用的數(shù)據(jù)對齊(Alignment)與數(shù)據(jù)解串器(Deserializer)電路。通過數(shù)據(jù)對齊電路,對采樣得到的兩類數(shù)據(jù),即數(shù)據(jù)信息和數(shù)據(jù)邊沿信息,分別進行數(shù)據(jù)對齊。數(shù)據(jù)對齊后經(jīng)過兩級特殊的DEMUX電路,即DEMUX 2:4與DEMUX 1:5,數(shù)據(jù)信息與數(shù)據(jù)邊沿信息分別轉(zhuǎn)換為并行的20位數(shù)據(jù)。使用Hspice仿真驗證了數(shù)據(jù)對齊與DEMUX電路,數(shù)據(jù)速率在2.5Gbps下可以正確解串。并通過了NC-Verilog對FT-Ser Des系統(tǒng)的混合仿真。3、通過設(shè)計相位檢測二階數(shù)字濾波器,利用采樣數(shù)據(jù)中包含的時鐘信息,提取同步時鐘。建立二階數(shù)字濾波器的數(shù)學模型,并使用Matlab驗證模型性能,使其滿足Jury criteria[1][2]穩(wěn)定三角形,實現(xiàn)二階數(shù)字濾波器在階躍響應(yīng)下穩(wěn)定。在電路設(shè)計實現(xiàn)上,使用Bang-Bang[3][4]算法檢測時鐘的相位,判斷采樣時鐘的相位是超前還是滯后于數(shù)據(jù)中心點的位置。通過Vote Majority(多數(shù)投票機)比較相位檢測的結(jié)果。使用FSM(狀態(tài)機)對Vote Majority的輸出進行積分處理(循環(huán)加減),得到采樣時鐘相位與理想時鐘相位的量化誤差。通過NC-Verilog混合仿真驗證,實現(xiàn)了時鐘相位的跟蹤,正確接收到了數(shù)據(jù)。4、采用數(shù)據(jù)編碼電路,實現(xiàn)對二階數(shù)字濾波器輸出量的轉(zhuǎn)換,控制DAC與PI(Phase Interpolation)[5][6][7]。通過設(shè)計專用的編碼電路,把10bit量化誤差轉(zhuǎn)換為3組共27對差分數(shù)字控制信號�？刂艱AC的精度和參與插值的8相時鐘的選擇,選擇相鄰的兩相時鐘進行插值。使用Spectre仿真驗證了編碼電路的功能。5、在調(diào)整采樣時鐘的相位與數(shù)據(jù)中心點的位置中,通過使用DAC控制PI電路,實現(xiàn)時鐘相位的前后調(diào)節(jié)。設(shè)計以電流源控制的專用DAC電路,轉(zhuǎn)換精度為4bit,分辨率為LSB?1/16。INL(積分非線性)與DNL(差分非線性)的值分別為,-3LSB?INL?2LSB,-0.5LSB?DNL?0.5LSB,滿足DAC轉(zhuǎn)換的單調(diào)線性。設(shè)計PI電路,對選擇的兩個時鐘進行相位插值,得到的時鐘是兩個時鐘的加權(quán)和,即輸出時鐘的相位在兩個輸入時鐘的相位之間。相位插值的動態(tài)范圍覆蓋整個時鐘周期。參與插值時鐘的權(quán)值系數(shù)a,b,滿足a?b?1,相位調(diào)節(jié)的精度約等于2.8°。使用AMS混合仿真器,對DAC與PI整體驗證仿真,實現(xiàn)了插值時鐘相位變化的單調(diào)線性。
[Abstract]:Serializer / deserializer (Serializer/Deserializer, abbreviated SerDes) is a transceiver function module data transmission in Internet. Inter chip serial data transmission, transmission, conversion between the SerDes serial data in each direction and parallel port and vice versa. It is usually used in high speed data communication system, to make up for the limited input / output the number of ports, data transmission in differential line, improve the anti-interference ability of data, reduce the I/O pin and the interconnection of.SerDes interconnect technology is the mainstream of today's data transmission. This paper designed two times of sampling, data alignment and data string, phase detection of sampling clock, two order digital filter, data encoding. And the DAC and PI circuit module. The specific work includes the following aspects: 1, use two times of sampling design of sampling circuit, sampling differential data, the sampling data packet Containing the clock information. For each of two consecutive bits of data capture four samples, two edge information and two data information, to restore the synchronized clock. In order to put the differential data into single ended data, added a double end data to the single ended conversion circuit, Latch circuit with special structure. In order to overcome the sampling of metastable data, an increase of two level sampling module. Using Hspice simulation sampling circuit function verification two sampling structures can overcome metastable.2 sampling using Spectre simulation, in order to realize the parallel processing of sampling data, a data alignment meter special (Alignment) and data deserializer (Deserializer) circuit. By aligning circuit data of two kinds of data sampling, data information and data edge information is used in data alignment. Data alignment after DEMUX circuit two special, namely DEMUX 2:4 And DEMUX 1:5, data information and data edge information were converted to 20 bit parallel data. Using Hspice simulation data is aligned with the DEMUX circuit, the data rate can be correctly deserialized in 2.5Gbps. And through the.3 NC-Verilog of FT-Ser Des hybrid simulation system, through the design of phase detection of two order digital filter, using the clock information in the sample data, extract the synchronous clock. Mathematical model of two order digital filter, and use Matlab to verify the performance of the model, which can meet the Jury criteria[1][2] stable triangle, the realization of the two order digital filter in step response stability. In circuit design, using Bang-Bang[3][4] algorithm to detect the phase of the clock, the judgment phase sampling clock is ahead or behind the data center position. By Vote Majority (majority voting machine) the phase detection using FSM (state machine). The output of the Vote Majority integral process (cyclic addition and subtraction), get the quantization error of sampling clock phase and the ideal clock phase. Through NC-Verilog hybrid simulation, the clock phase tracking, correctly received data using.4, data encoding circuit, realize the conversion of the output of the two order digital filter volume control, DAC with PI (Phase Interpolation [5][6][7].) through the encoding circuit design for 10bit, the quantization error is converted into 3 groups of 27 pairs of differential digital control signals. The accuracy of DAC control and participate in the interpolation of the 8 phase clock selection, selection of two adjacent clock interpolation. Using Spectre simulation to verify the function of.5 encoding circuit. In phase with the data center to adjust the position of the sampling clock, through the use of DAC PI control circuit, realize the clock phase adjustment. The special DAC circuit design on current source control, Conversion accuracy is 4bit, the resolution is LSB? 1/16.INL (integral nonlinear) and DNL (differential nonlinearity) values for -3LSB, 2LSB, INL respectively?? -0.5LSB? DNL? 0.5LSB and DAC meet the monotone linear transformation. PI circuit design, phase interpolation of two clock selection, the clock is weighted and two of the clock, the phase of the output clock phase between the two input clock. The dynamic range of phase interpolation covering the entire clock cycle. The weight coefficient in interpolation a clock B, meet a? B? 1, phase adjustment accuracy is approximately equal to 2.8 degrees. The use of DAC and AMS hybrid simulator PI overall verification simulation, realized the monotone linear interpolation clock phase change.

【學位授予單位】：國防科學技術(shù)大學
【學位級別】：碩士
【學位授予年份】：2015
【分類號】：TN402

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