本文關鍵詞：基于DDS和PLL的低相噪頻率合成器的優(yōu)化設計　出處：《華中科技大學》2015年碩士論文　論文類型：學位論文

  更多相關文章： 頻率源 鎖相環(huán) 輔助鎖定 低雜散 低相位噪聲

【摘要】：隨著現(xiàn)代社會計算機技術的不斷發(fā)展,網(wǎng)絡通信的工作量日益增大,這對現(xiàn)代通信系統(tǒng)而言是一個巨大的挑戰(zhàn),大量的信息傳遞和通道的并行對通信設備提出了很高的要求。物聯(lián)網(wǎng)、雷達和測試儀器等各方面的發(fā)展都需要一個性能優(yōu)異的頻率合成器提供信號源,對頻率源的頻帶范圍、相噪和雜散表現(xiàn)、頻率穩(wěn)定度以及跳頻時間都提出了更高的要求。信息化時代帶動通信產業(yè)的不斷發(fā)展,頻率源作為電子通信系統(tǒng)中的關鍵模塊,擁有著巨大的市場需求和廣闊的發(fā)展前景。這也促使工程師們對其性能進行不斷地提升和完善。本文首先介紹了頻率合成技術的相關理念、實現(xiàn)方式以及鎖相式頻率合成技術的國內外發(fā)展情況和研究背景。簡單闡述了鎖相環(huán)結構的基本理論,并分析了其相位噪聲和雜散特性。之后,基于現(xiàn)有的DDS模塊研究討論了多種DDS+PLL的優(yōu)化方案,包括DDS與PLL環(huán)外混頻、DDS與PLL環(huán)內混頻、DDS直驅PLL和DDS直驅結合內插的結構,并確定了初步的技術方案,針對此結構濾波困難的問題,相應設計了一個預鎖定結構來輔助鎖定,改變主環(huán)反饋頻率便于濾波處理。在兼顧成本和系統(tǒng)復雜度的基礎上,最終確立了采用具備雙環(huán)結構的DDS與PLL環(huán)內混頻方案。根據(jù)確立的方案進行合理的器件選型、仿真設計,參考芯片的數(shù)據(jù)手冊搭建了完整的電路原理圖,完成了PCB版圖的繪制,并逐步焊接與完成了系統(tǒng)的制作。最后的測試表明,所制作的頻率源具有優(yōu)異的相位噪聲表現(xiàn),在10kHz頻偏處的相位噪聲優(yōu)于-115dBc/Hz,雜散抑制優(yōu)于-67dBc,后續(xù)針對系統(tǒng)輸出頻率范圍和鎖定時間的不足提出了改進建議。
[Abstract]:With the development of computer technology in modern society, the workload of network communication is increasing day by day, which is a great challenge to modern communication system. A large number of information transfer and channel parallel to the communication equipment put forward very high requirements. The development of Internet of things radar and testing instruments and other aspects of the development need a frequency synthesizer with excellent performance to provide a signal source. Higher requirements for frequency range, phase noise and spurious performance, frequency stability and frequency hopping time are put forward. The information age drives the continuous development of the communication industry. Frequency source is a key module in electronic communication system. There is a huge market demand and broad development prospects. This also urges engineers to continuously improve and improve their performance. Firstly, this paper introduces the related concepts of frequency synthesis technology. The development and research background of phase-locked frequency synthesis technology at home and abroad. The basic theory of PLL structure and its phase noise and spurious characteristics are briefly expounded. Then the phase noise and spurious characteristics of PLL structure are analyzed. Based on the existing DDS modules, several optimization schemes of DDS PLL are discussed, including DDS and PLL outer mixing DDS and PLL internal mixing. DDS direct drive PLL and DDS direct drive combined with interpolation structure, and determined the preliminary technical scheme, aiming at this structure filter difficult problem, corresponding design a pre-lock structure to assist locking. Changing the feedback frequency of the main loop is convenient for filtering and processing. On the basis of considering the cost and the complexity of the system. Finally, the scheme of internal mixing of DDS and PLL with double loop structure is established. According to the established scheme, reasonable device selection and simulation design are carried out. Reference to the data manual of the chip to build a complete circuit schematic, completed the PCB layout drawing, and gradually welding and completion of the system. Finally, the test shows. The frequency source has excellent phase noise performance, the phase noise at 10kHz frequency offset is better than -115dBc / Hzand the spurious suppression is better than -67dBc. Suggestions for improvement of system output frequency range and locking time are put forward.
【學位授予單位】：華中科技大學
【學位級別】：碩士
【學位授予年份】：2015
【分類號】：TN74

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本文編號：1399864