本文關(guān)鍵詞：襯底觸發(fā)SCR-LDMOS堆疊結(jié)構(gòu)的高壓ESD特性研究　出處：《電子科技大學(xué)》2015年碩士論文　論文類型：學(xué)位論文

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【摘要】：ESD(Electrostatic Discharge,靜電泄放)是集成電路行業(yè)中最重要的可靠性問題之一,每年將近40%的失效IC芯片是由ESD/EOS(電過載)引起的。隨著半導(dǎo)體工藝的發(fā)展,特別是高壓智能功率技術(shù)的普遍應(yīng)用,使得高壓ESD問題越來越突出。而高壓ESD最突出的問題是維持電壓過低,在上電情況下發(fā)生ESD,容易導(dǎo)致閂鎖效應(yīng)。本文首先介紹了ESD的基本工作原理和幾種常見的ESD器件,討論了CMOS閂鎖效應(yīng)、影響CMOS閂鎖效應(yīng)的參數(shù)以及閂鎖效應(yīng)與ESD的關(guān)系和區(qū)分,分析了高壓ESD的閂鎖效應(yīng)問題,指出了提高維持電壓是解決閂鎖效應(yīng)的有效的方法,并給出了幾種提高維持電壓的方法和案例。其次,提出了一種新型的用于高壓ESD防護的自觸發(fā)STSCR-LDMOS(Substrate Trigger Semiconductor Control Rectifier-Laterally Diffused Metal Oxide Semiconductor,襯底觸發(fā)硅控晶閘管-橫向雙擴散金屬半導(dǎo)體場效應(yīng)管)堆疊結(jié)構(gòu),解釋了其工作機理,并采用多脈沖(TLP Transmission Line Pulse,傳輸線)仿真方法進行仿真和分析。分析結(jié)果表明自觸發(fā)STSCR-LDMOS堆疊結(jié)構(gòu)的維持電壓隨著堆疊個數(shù)的增加而成倍的增加,而觸發(fā)電壓主要取決于STSCR-LDMOS1的觸發(fā)電壓,以觸發(fā)電阻為100Ω時為例,當堆疊個數(shù)從1增加到4,維持電壓從6.9V增加到25.4V,而觸發(fā)電壓只從71.6V增加到了79.7V。同時分析了STSCR-LDMOS的陰極N+與P+之間的距離L、P-trig端P+與陰極N+之間的距離L0以及觸發(fā)電阻對堆疊結(jié)構(gòu)的維持電壓和觸發(fā)電壓的影響,給出了距離L、L0和觸發(fā)電阻的最佳值。最后,提出了LDMOS觸發(fā)STSCR-LDMOS堆疊結(jié)構(gòu),這是自觸發(fā)STSCRLDMOS堆疊結(jié)構(gòu)的一種優(yōu)化結(jié)構(gòu),仿真分析表明,LDMOS觸發(fā)STSCR-LDMOS堆疊結(jié)構(gòu)具有更小的觸發(fā)電壓,且其受觸發(fā)電阻的影響更小,因此可以堆疊更多的STSCR-LDMOS單元,以獲得更高的維持電壓。以觸發(fā)電阻為50Ω時為例,當堆疊個數(shù)從1增加到6時,維持電壓從7.4V增加到40.5V,而觸發(fā)電壓從70.1V只增加到了75.3V。
[Abstract]:ESD (Electrostatic Discharge, electrostatic discharge) is one of the most important reliability problems in integrated circuit industry, IC chip failure nearly 40% a year by ESD/EOS (electrical overload caused). With the development of semiconductor technology, especially the common voltage intelligent power technology, the high-voltage ESD problem is becoming more and more serious. The most prominent problem is the maintenance of high voltage ESD voltage is too low, ESD occurred in the case, easy to cause the latch up effect. This paper first introduces the basic working principle of common ESD devices and several ESD, the CMOS latch effect is discussed, parameters affecting the CMOS latch effect and latch up effect and the relationship between the ESD and the distinguish analysis of high-pressure ESD latch effect problem, and points out that to improve the sustain voltage is an effective way to solve the latch up effect, and gives several improving methods and case maintenance voltage. Secondly, proposed a new Type for self triggering STSCR-LDMOS high voltage protection of ESD (Substrate Trigger Semiconductor Control Rectifier-Laterally Diffused Metal Oxide Semiconductor, the substrate triggered silicon controlled thyristor - lateral double diffused metal oxide semiconductor field effect transistor) stack structure, explains its working mechanism, and the use of multi pulse (TLP Transmission Line Pulse, transmission line simulation method) the simulation and analysis. The analysis results show that the self triggering STSCR-LDMOS stack structure to maintain the voltage increases with the number of stacked and multiplied, and the trigger voltage depends mainly on the STSCR-LDMOS1 trigger voltage to trigger a resistor of 100 as an example, when the stack number increased from 1 to 4, to maintain the voltage increased from 6.9V to 25.4V however, only the trigger voltage is increased from 71.6V to 79.7V. were analyzed between N+ and P+ STSCR-LDMOS cathode distance L between P-trig P+ and the cathode end distance of N+ From the L0 and trigger resistance effects on maintaining the structure of the stack voltage and trigger voltage, given the distance of L, L0 and the optimal trigger resistance value. Finally, the LDMOS trigger STSCR-LDMOS stack structure, which is self triggering an optimized structure of STSCRLDMOS stack structure, simulation results show that LDMOS STSCR-LDMOS has triggered a stacked structure the smaller the trigger voltage, and the influence of smaller trigger resistance, so it can be stacked STSCR-LDMOS unit more, to get to maintain higher voltage to trigger a resistor of 50. For example, when the stack number increased from 1 to 6, to maintain the voltage increased from 7.4V to 40.5V, and the trigger voltage from 70.1V only increased to 75.3V.

【學(xué)位授予單位】：電子科技大學(xué)
【學(xué)位級別】：碩士
【學(xué)位授予年份】：2015
【分類號】：TN405

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本文編號：1383532