本文關鍵詞：RS譯碼算法的研究和FPGA設計　出處：《東南大學》2015年碩士論文　論文類型：學位論文

  更多相關文章： RS碼 BM算法 FPGA JPWL

【摘要】：Reed-Solomon碼(RS碼)是一種性能優(yōu)異,特別適合于糾正連續(xù)突發(fā)錯誤的信道編碼方式,在諸如DVD、CD、數(shù)字電視、數(shù)字圖像、數(shù)字音頻、深空探測、DVB、數(shù)字通信系統(tǒng)、DAB等工程領域中都得到了廣泛應用。JPEG2000無線傳輸標準(JPWL)中也規(guī)定了對圖像數(shù)據(jù)幀的主頭部和塊頭部以及其他重要信息通過RS碼進行保護,所以研究RS解碼的硬件實現(xiàn)就很有意義。由于RS解碼最普遍采用的算法是BM算法,所以本文首先詳細介紹了RS解碼的BM算法及其各個改進版本,然后分析了BM算法的電路框圖和硬件復雜度。針對RS(255,239)碼型,對關鍵路徑較短、電路結(jié)構規(guī)則的riBM算法用C++進行了軟件仿真,驗證了算法的正確性。本文還研究了基于伴隨值矩陣的性質(zhì)的步進解碼算法及其各個改進版本,并設計了步進解碼算法中最關鍵的行列式計算電路。本文利用狀態(tài)轉(zhuǎn)移圖、算法依賴圖等數(shù)字電路設計方法設計了各類有限域運算部件、RS編碼器、基于riBM算法的RS解碼器以及可能用于RS解碼器的各個模塊。所設計的RS解碼器中的各個模塊之間以流水線方式工作,碼字可以連續(xù)輸入解碼器進行解碼。然后,基于Spartan6器件平臺和ISE軟件套件,在ISE下完成了各有限域運算部件和各電路模塊的Verilog HDL描述、綜合、布局布線和靜態(tài)時序分析,在iSim下完成了功能仿真和時序仿真,在PlanAhead下完成了位置約束。根據(jù)最后的時序報告可知,所設計的RS編碼器最高時鐘頻率為276MHz,所設計的RS解碼器最高時鐘頻率為201MHz。最后,基于上述研究,提出了一種滿足JPWL規(guī)定碼型連續(xù)解碼的解碼器架構,以及一種在不增加資源占用的前提下使可配置RS編解碼器設計最為簡單的碼型方案。
[Abstract]:Reed-Solomon code / RS code is an excellent channel coding method, especially suitable for correcting continuous burst errors, such as DVDCD, digital TV, digital image. Digital audio, deep space detection DVB, digital communication system. JPEG2000 wireless transmission standard has been widely used in engineering fields such as DAB. The main header, block header and other important information of the image data frame are protected by RS code. Therefore, it is very meaningful to study the hardware implementation of RS decoding. Because the most popular algorithm of RS decoding is BM algorithm, this paper firstly introduces the BM algorithm of RS decoding and its various improved versions in detail. Then, the circuit block diagram and hardware complexity of BM algorithm are analyzed. The software simulation of the riBM algorithm with short critical path and regular circuit structure is carried out with C for the RSH255239) code. The correctness of the algorithm is verified. The step decoding algorithm based on the properties of adjoint value matrix and its improved versions are also studied in this paper. The key determinant calculation circuit in the step decoding algorithm is designed. In this paper, various kinds of finite field computing components are designed by using the digital circuit design methods, such as state transition diagram, algorithm dependence graph, and so on. The RS decoder based on the riBM algorithm and the modules that may be used in the RS decoder. The designed RS decoder works in pipeline mode. Codewords can be decoded in a continuous input decoder. Then, based on the Spartan6 device platform and ISE software suite. The Verilog HDL description, synthesis, layout, routing and static timing analysis of each finite field operation unit and each circuit module are completed under ISE. The function simulation and timing simulation are completed under iSim, and the position constraint is completed under PlanAhead. According to the final time sequence report, we can know. The designed RS encoder has a maximum clock frequency of 276 MHz and the designed RS decoder has a maximum clock frequency of 201 MHz. Finally, based on the above research. In this paper, a decoder architecture that meets the requirements of JPWL code type continuous decoding is proposed, and a simple scheme for designing configurable RS codec without increasing resource consumption is proposed.
【學位授予單位】：東南大學
【學位級別】：碩士
【學位授予年份】：2015
【分類號】：TN911.22;TN791

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