本文關(guān)鍵詞：基于多位觸發(fā)器的低功耗技術(shù)研究

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【摘要】：隨著集成電路(Ⅰntegrated Circuit)工藝水平的不斷發(fā)展以及特征尺寸的不斷減小,目前IC設(shè)計(jì)已經(jīng)跨入了超深亞微米的SoC(System on Chip)設(shè)計(jì)階段,這對(duì)面積、性能、功耗有了更高的要求。隨著眾多產(chǎn)品尤其是手持設(shè)備的不斷更新?lián)Q代,低功耗技術(shù)已經(jīng)成為制約這類(lèi)產(chǎn)品快速發(fā)展的關(guān)鍵技術(shù)。為了進(jìn)一步降低芯片中的功耗,在后端設(shè)計(jì)流程中使用多位觸發(fā)器(Multi Bit Flip Flop)已經(jīng)成為目前一種降低功耗的有效方法。多位觸發(fā)器相對(duì)于單位觸發(fā)器(Single Bit Flip Flop)共用了一對(duì)反相器,減小了電容負(fù)載的大小,從而降低了芯片的功耗。盡管多位觸發(fā)器的使用能有效地解決功耗問(wèn)題,但是由于對(duì)多位觸發(fā)器支持的EDA工具還不夠完善,目前工業(yè)界對(duì)IC后端物理設(shè)計(jì)只能在有限的EDA工具中進(jìn)行手動(dòng)干預(yù)來(lái)完成多位觸發(fā)器的合并(Merge)。本文針對(duì)數(shù)字后端物理綜合工具Innovus的多位觸發(fā)器合并這一新增特性,從六個(gè)不同方面構(gòu)造相應(yīng)的單元測(cè)試案例來(lái)測(cè)試和驗(yàn)證相應(yīng)的功能。在這個(gè)基礎(chǔ)上將支持多位觸發(fā)器的三星28nm工藝庫(kù)成功應(yīng)用于四個(gè)實(shí)際測(cè)試案例中,采用三種不同的設(shè)計(jì)流程(Both、Merge Only、None),多方面探究多位觸發(fā)器的使用對(duì)物理綜合階段時(shí)序、功耗、面積、繞線(xiàn)等因素的影響,結(jié)論為多位觸發(fā)器的使用在引起較小的時(shí)序衰減及繞線(xiàn)資源增加代價(jià)上降低5%左右的功耗并減小5%左右的芯片面積。
【學(xué)位授予單位】：浙江大學(xué)
【學(xué)位級(jí)別】：碩士
【學(xué)位授予年份】：2016
【分類(lèi)號(hào)】：TN783

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