本文關(guān)鍵詞：8位高速DAC集成電路設(shè)計

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【摘要】：隨著應(yīng)用于視頻領(lǐng)域和超寬帶通信設(shè)備中的高速中等精度數(shù)據(jù)轉(zhuǎn)換器需求量的急劇增加,采樣頻率超過GHz的數(shù)模轉(zhuǎn)換器(DAC)受到越來越多的關(guān)注。然而,高速高性能DAC的研發(fā)充滿了困難和挑戰(zhàn),是下一代通信技術(shù)和高清視頻發(fā)展過程中必須解決的難題之一。因此,高速DAC的研究和設(shè)計具有廣闊的市場前景和理論價值。論文采用BICOMS0.13μm工藝設(shè)計了一款8位高速電流舵DAC,其最高時鐘速率可達(dá)6GSPS。輸入碼元先由數(shù)字部分處理,經(jīng)過譯碼、同步、整形后驅(qū)動差分對電流開關(guān),控制輸出電流的流向。模擬電路負(fù)責(zé)提供各路穩(wěn)定、匹配的權(quán)值電流,電流經(jīng)開關(guān)控制后在輸出電阻上產(chǎn)生差分的輸出電壓。此外,為了給電流源陣列提供精確、穩(wěn)定的偏置,模擬部分還包括帶隙電路、電壓轉(zhuǎn)電流電路以及低位電流源偏置電路的設(shè)計。在數(shù)字部分中,為了在譯碼電路的復(fù)雜度和電流源陣列的匹配性要求之間折衷,DAC的分段比設(shè)置為5：8,即5位高位譯碼,3位低位譯碼。其中高5位二進(jìn)制到溫度計譯碼使用行列譯碼方式。為了減少低位譯碼與高位譯碼的延時,同時盡量降低DNL誤差和毛刺,低3位碼也采用二進(jìn)制到溫度計譯碼。在信號經(jīng)過譯碼后,后級電路包括同步鎖存電路,驅(qū)動電路以及波形整形電路。除了電路原理方面的設(shè)計,高速DAC的性能受到版圖設(shè)計的制約。本文采用精簡的布局結(jié)構(gòu),縮減走線長度,使高速信號以及各路之間的延時最小。時鐘信號以及輸出信號都采用樹形走線,以實現(xiàn)高速下的延時相等。對需要匹配的單元采用四方交叉、共心對稱等技術(shù)保證良好的匹配性。在具體模塊的電路設(shè)計中,本文對行列譯碼器的級間驅(qū)動電路與開關(guān)驅(qū)動波形整形電路進(jìn)行了優(yōu)化。5位行列譯碼器可分為2位行譯碼與3位列譯碼,其中每路行譯碼輸出要驅(qū)動后級16個邏輯選擇單元,需要4級樹形走線,連線密度和對驅(qū)動能力的要求都很大。采用分布式驅(qū)動電路可以通過合理利用版圖面積,增加冗余譯碼電路,減輕級間驅(qū)動電路壓力并有效降低區(qū)域連線密度,減小串?dāng)_。此外,本設(shè)計針對電流開關(guān)驅(qū)動電路做了優(yōu)化,使其除了滿足傳統(tǒng)的高交叉點、低擺幅要求,還在驅(qū)動波形下降沿窗口對其進(jìn)行補償,使波形的下降沿變得更加陡峭,從而改善了電路的高頻性能。在6GSPs時鐘速率,2.96GHz輸出信號帶寬下,仿真結(jié)果顯示,優(yōu)化后的電路比優(yōu)化前的電路SFDR高34dB。后仿結(jié)果表明,設(shè)計的8位轉(zhuǎn)換器最高可工作于6GSPs采樣速率。DAC在整個奈奎斯特帶寬內(nèi)均可正常工作,DNL和INL可分別被控制在0.5LSB和0.4LSB范圍內(nèi)。在4GSPs時鐘速率,1.98GHz輸出信號帶寬下,SFDR為53dB,功耗小于63mW。在6GSPs時鐘速率,2.96GHz輸出信號帶寬下,SFDR為33dB,功耗小于96mW。
【學(xué)位授予單位】：東南大學(xué)
【學(xué)位級別】：碩士
【學(xué)位授予年份】：2016
【分類號】：TN792

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本文編號：1210468