本文關(guān)鍵詞：基于0.18μm CMOS工藝的全數(shù)字鎖相環(huán)設(shè)計(jì)

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【摘要】：鎖相環(huán)路已在很多領(lǐng)域中得到了極其廣泛的應(yīng)用,例如模擬和數(shù)字通信領(lǐng)域以及無(wú)線電電子學(xué)等領(lǐng)域,尤其是在數(shù)字通信中的調(diào)制解調(diào)和相位同步中通常用到各式各樣的鎖相環(huán)。在集成化的今天,全數(shù)字鎖相環(huán)與傳統(tǒng)的鎖相環(huán)相比,具有可移植性強(qiáng)、抗干擾能力強(qiáng)、可編程、易集成、可測(cè)性好等優(yōu)勢(shì)。因此研究一種頻率穩(wěn)定性好、抗干擾能力強(qiáng)和同步性能好的鎖相環(huán)具有非常重要的意義。本論文采用TSMC 0.18μm CMOS工藝,設(shè)計(jì)了一款全數(shù)字鎖相環(huán)(All digital phase locked loop, ADPLL),該鎖相環(huán)可為系統(tǒng)芯片(System-On-a-Chip, SOC)系統(tǒng)提供高質(zhì)量時(shí)鐘。它主要由四個(gè)模塊組成,分別是鑒相器,控制器,數(shù)控振蕩器以及可編程分頻器。這里的參考時(shí)鐘由SOC提供,一般為幾十兆赫茲。數(shù)控振蕩器的輸出頻率經(jīng)過(guò)可編程分頻器的分頻后得到分頻時(shí)鐘。分頻系數(shù)N即為參考時(shí)鐘的倍頻系數(shù),即當(dāng)ADPLL頻率鎖定后,分頻時(shí)鐘與參考時(shí)鐘的頻率一致,此時(shí)振蕩器輸出頻率為參考時(shí)鐘頻率的N倍,因此可以通過(guò)改變分頻系數(shù)從而得到不同的頻率的時(shí)鐘輸出。電路設(shè)計(jì)中,鑒相器采用全定制差分對(duì)結(jié)構(gòu)且?guī)缀趿闼绤^(qū),高精度數(shù)控振蕩器并采用環(huán)形結(jié)構(gòu)。采用三階鎖定算法以進(jìn)行頻率的鎖定和抖動(dòng)的減小。三階鎖定算法即通過(guò)二分搜索法進(jìn)行頻率的初步鎖定,然后通過(guò)均值搜索法進(jìn)行初步的鎖相,最后通過(guò)抑制濾波窗以減小抖動(dòng)。后仿真結(jié)果表明,該鎖相環(huán)輸出時(shí)鐘范圍為168MHz-516MHz,當(dāng)參考時(shí)鐘頻率為20MHz,可編程分頻比為10：1時(shí),輸出頻率為200MHz,鎖定時(shí)間為27.7μs,峰峰值抖動(dòng)為254ps,平均功耗為2.9mmW,芯片面積為0.18mmm2,邏輯功能正確,達(dá)到了設(shè)計(jì)指標(biāo)要求。
【關(guān)鍵詞】：全數(shù)字鎖相環(huán) 數(shù)控振蕩器 數(shù)字濾波器 鎖定算法 抖動(dòng)減小
【學(xué)位授予單位】：東南大學(xué)
【學(xué)位級(jí)別】：碩士
【學(xué)位授予年份】：2016
【分類(lèi)號(hào)】：TN402
【目錄】：

• 摘要4-5
• Abstract5-8
• 第一章 緒論8-12
• 1.1 課題背景與意義8-9
• 1.2 國(guó)內(nèi)外研究現(xiàn)狀9-10
• 1.3 研究?jī)?nèi)容與設(shè)計(jì)指標(biāo)10-11
• 1.4 論文的組織結(jié)構(gòu)11-12
• 第二章 鎖相環(huán)基本理論12-26
• 2.1 模擬鎖相環(huán)介紹12-17
• 2.1.1 基本結(jié)構(gòu)和原理12
• 2.1.2 模擬鎖相環(huán)的數(shù)學(xué)模型12-14
• 2.1.3 電荷泵鎖相環(huán)14-17
• 2.2 數(shù)字鎖相環(huán)介紹17-23
• 2.2.1 基本結(jié)構(gòu)和原理17
• 2.2.2 數(shù)字鎖相環(huán)的數(shù)學(xué)模型17-20
• 2.2.3 全數(shù)字鎖相環(huán)介紹20-23
• 2.3 全數(shù)字鎖相環(huán)與電荷泵鎖相環(huán)的比較23-24
• 2.4 本章小結(jié)24-26
• 第三章 全數(shù)字鎖相環(huán)設(shè)計(jì)26-48
• 3.1 鑒頻鑒相器設(shè)計(jì)26-29
• 3.1.1 PFD的非理想特性27
• 3.1.2 零死區(qū)PFD的電路設(shè)計(jì)27-29
• 3.2 數(shù)控振蕩器設(shè)計(jì)29-35
• 3.2.1 DCO的抖動(dòng)和功耗分析30-34
• 3.2.2 基于反相器的環(huán)形DCO設(shè)計(jì)34-35
• 3.3 可編程分頻器設(shè)計(jì)35-38
• 3.3.1 DMP設(shè)計(jì)36-37
• 3.3.2 Pulse-Swallow型可編程分頻器設(shè)計(jì)37-38
• 3.4 控制器設(shè)計(jì)38-44
• 3.4.1 頻率初鎖38-40
• 3.4.2 初步鎖相40-43
• 3.4.3 抖動(dòng)減小43-44
• 3.5 系統(tǒng)復(fù)位信號(hào)設(shè)計(jì)44-45
• 3.6 可綜合代碼的編寫(xiě)注意事項(xiàng)45-46
• 3.7 本章小結(jié)46-48
• 第四章 全數(shù)字鎖相環(huán)的后端設(shè)計(jì)48-62
• 4.1 ASIC流程介紹48-49
• 4.2 ASIC后端設(shè)計(jì)49-59
• 4.2.1 邏輯綜合50-51
• 4.2.2 數(shù)據(jù)準(zhǔn)備51-52
• 4.2.3 布局規(guī)劃52-54
• 4.2.4 布局54-55
• 4.2.5 時(shí)鐘樹(shù)綜合55-56
• 4.2.6 布線56-57
• 4.2.7 可制造性設(shè)計(jì)并輸出版圖文件57-59
• 4.3 ADPLL整體版圖設(shè)計(jì)59-60
• 4.4 本章小結(jié)60-62
• 第五章 全數(shù)字鎖相環(huán)的后仿真與測(cè)試方案62-68
• 5.1 ADPLL后仿真62-65
• 5.2 測(cè)試方案65-66
• 5.3 本章小結(jié)66-68
• 第六章 總結(jié)與展望68-70
• 6.1 總結(jié)68
• 6.2 展望68-70
• 參考文獻(xiàn)70-74
• 致謝74-76
• 攻讀碩士學(xué)位期間發(fā)表的論文76

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