本文關(guān)鍵詞：基于FPGA的基帶信號發(fā)生器的設(shè)計與實現(xiàn)

  更多相關(guān)文章： 基帶信號發(fā)生器 FPGA 序列波形合成 直接數(shù)字波形合成 Nios Ⅱ

【摘要】：隨著電子信息技術(shù)的不斷進步,無線通信測試領(lǐng)域?qū)τ诩钚盘柕男阅芤笤絹碓絿揽?不僅需要信號具有可調(diào)節(jié)的頻率及范圍,而且要求其頻率穩(wěn)定度高、切換速度快等。因此,對于高速高性能信號發(fā)生器的研究越來越成為科學(xué)技術(shù)領(lǐng)域的熱點。本文針對無線通信系統(tǒng)中射頻收發(fā)芯片對于基帶測試信號的需求,設(shè)計并實現(xiàn)了一款基于FPGA的基帶信號發(fā)生器。本文根據(jù)設(shè)計需求,具體分析了直接數(shù)字頻率合成(DDFS)技術(shù)和直接數(shù)字波形合成(DDWS)技術(shù)的優(yōu)缺點,確定了基于SOPC系統(tǒng)的DDWS波形合成方案。結(jié)合DDWS波形合成技術(shù)的發(fā)展和性能指標需求,論文重點對波形存儲深度擴展和改善輸出波形質(zhì)量等關(guān)鍵技術(shù)展開了研究。在基帶信號發(fā)生器的波形存儲深度擴展方面,為了節(jié)省周期性重復(fù)波形序列的存儲空間占用,論文根據(jù)序列波形合成技術(shù)的原理以及Altera FPGA平臺的設(shè)計特點,基于DMA的控制方式,在NiosⅡ開發(fā)環(huán)境下通過調(diào)整DMA描述字(descriptor)的傳輸方式實現(xiàn)序列波形地址的控制邏輯,并最終完成了基于Nios Ⅱ的序列波形合成方案：在改善基帶信號發(fā)生器輸出波形質(zhì)量方面,論文研究了DDWS波形合成過程中的誤差來源,重點針對DAC非線性誤差采用數(shù)字預(yù)失真的方法進行了補償,通過建立與輸入序列相關(guān)的二元高斯基函數(shù)誤差模型,根據(jù)頻譜儀測試提取出輸出波形頻譜相應(yīng)的功率點參數(shù)值,經(jīng)過最小二乘法求得模型對應(yīng)的系數(shù)并確定誤差序列,最終在數(shù)字域內(nèi)實現(xiàn)了相關(guān)誤差的補償。為了驗證系統(tǒng)的各項指標是否滿足設(shè)計要求,本文搭建了相應(yīng)的測試平臺。根據(jù)對測試結(jié)果的驗證和分析,基于NiosⅡ的序列波形合成功能可以對單次存儲的波形序列實現(xiàn)不同重復(fù)次數(shù)的循環(huán)序列輸出以及時隙控制下的突發(fā)序列輸出,等效于提升了波形存儲深度。同時,以正弦輸入序列為例,實際測試DAC非線性誤差補償前后系統(tǒng)信噪比SNR提高約8dB,無雜散動態(tài)范圍SFDR提高6.12dB。當系統(tǒng)輸入為64QAM調(diào)制信號時,EVM約為1.75%;結(jié)果表明,本文設(shè)計的基帶信號發(fā)生器達到了系統(tǒng)要求的各項指標。
【關(guān)鍵詞】：基帶信號發(fā)生器 FPGA 序列波形合成 直接數(shù)字波形合成 Nios Ⅱ
【學(xué)位授予單位】：東南大學(xué)
【學(xué)位級別】：碩士
【學(xué)位授予年份】：2016
【分類號】：TN791
【目錄】：

• 摘要5-6
• Abstract6-9
• 第一章 緒論9-15
• 1.1 論文研究背景9-10
• 1.2 國內(nèi)外研究現(xiàn)狀10-11
• 1.3 論文研究內(nèi)容與設(shè)計指標11-12
• 1.3.1 研究內(nèi)容11-12
• 1.3.2 設(shè)計指標12
• 1.4 論文章節(jié)安排12-15
• 第二章 基帶信號發(fā)生器設(shè)計理論基礎(chǔ)15-25
• 2.1 直接數(shù)字波形合成技術(shù)15-17
• 2.2 現(xiàn)場可編程門陣列概述17-21
• 2.2.1 SOPC技術(shù)18-19
• 2.2.2 Nios Ⅱ嵌入式系統(tǒng)設(shè)計19-21
• 2.3 基帶信號發(fā)生器誤差分析21-24
• 2.3.1 幅度量化誤差21-23
• 2.3.2 DAC非線性誤差23-24
• 2.4 本章小結(jié)24-25
• 第三章 基于Nios Ⅱ的序列波形合成方案設(shè)計及基帶信號發(fā)生器誤差補償25-37
• 3.1 基于Nios Ⅱ的序列波形合成技術(shù)25-30
• 3.1.1 序列波形合成技術(shù)25-26
• 3.1.2 基于FPAG的序列波形合成方法分析26-27
• 3.1.3 基于NiosⅡ的序列波形合成方法實現(xiàn)27-30
• 3.2 基帶信號發(fā)生器誤差補償30-35
• 3.2.1 DAC非線性誤差補償方法分析30-31
• 3.2.2 基于數(shù)字預(yù)失真的誤差補償算法31-35
• 3.3 本章小結(jié)35-37
• 第四章 基帶信號發(fā)生器的系統(tǒng)設(shè)計37-55
• 4.1 系統(tǒng)整體結(jié)構(gòu)37-38
• 4.2 高速數(shù)模轉(zhuǎn)換電路設(shè)計38-42
• 4.3 FPGA內(nèi)部關(guān)鍵模塊設(shè)計42-52
• 4.3.1 數(shù)據(jù)存儲器SDRAM控制模塊43-45
• 4.3.2 異步FIFO模塊45-48
• 4.3.3 直接數(shù)字波形合成模塊48-50
• 4.3.4 串口通信模塊50-52
• 4.4 上位機程序設(shè)計52-54
• 4.5 本章小結(jié)54-55
• 第五章 系統(tǒng)測試與驗證55-67
• 5.1 系統(tǒng)測試平臺搭建55-57
• 5.2 系統(tǒng)指標測試57-66
• 5.2.1 信號輸出功能及工作頻率范圍測試57-59
• 5.2.2 序列波形合成功能測試59-61
• 5.2.3 DAC非線性誤差補償測試61-62
• 5.2.4 EVM測試62-64
• 5.2.5 動態(tài)范圍(SFDR)測試64-66
• 5.3 本章小結(jié)66-67
• 第六章 總結(jié)和展望67-69
• 6.1 總結(jié)67-68
• 6.2 展望68-69
• 參考文獻69-73
• 致謝73-75
• 攻讀碩士學(xué)位期間發(fā)表的論文75

【參考文獻】

中國期刊全文數(shù)據(jù)庫 前6條

1 李聯(lián)益;;淺析基帶信號發(fā)生器的設(shè)計研究[J];吉林工程技術(shù)師范學(xué)院學(xué)報;2012年07期

2 習(xí)鄭虎;年夫順;樊曉騰;李增紅;;基于FPGA的多制式基帶信號發(fā)生器設(shè)計[J];計算機測量與控制;2011年10期

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本文編號：1039485