本文關(guān)鍵詞：基于FPGA的高速DDS關(guān)鍵技術(shù)研究

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【摘要】：直接數(shù)字頻率合成器(DDS)相對(duì)傳統(tǒng)頻率合成技術(shù)具有頻率分辨率高、轉(zhuǎn)換時(shí)間短、相位連續(xù)和易合成復(fù)雜波形等優(yōu)點(diǎn)。隨著科技發(fā)展的需要,使其大量應(yīng)用在通信、雷達(dá)和各種電子系統(tǒng)中。由于在數(shù)字域進(jìn)行處理,使其具有豐富的雜散,且輸出頻率范圍有限的缺點(diǎn)。本文基于FPGA對(duì)DDS中相位累加器和相幅轉(zhuǎn)換器模塊做了深入研究,旨在提高DDS的工作頻率和輸出信號(hào)性能,主要的工作包括:1、理論分析DDS的雜散,建立模型分別對(duì)位截?cái)嗾`差和幅度量化誤差引起的雜散進(jìn)行仿真,并重點(diǎn)研究了相位抖動(dòng)技術(shù)對(duì)雜散的抑制。2、研究高速相位累加器。對(duì)流水線加法器、超前進(jìn)位加法器和并行結(jié)構(gòu)加法器進(jìn)行了研究與性能對(duì)比。綜合流水線和并行加法器各自的優(yōu)點(diǎn)實(shí)現(xiàn)流水線并行加法器,該結(jié)構(gòu)很好地兼顧了資源消耗和工作速度。3、研究提高相幅轉(zhuǎn)換器性能的算法。對(duì)角度分解算法、流水線CORDIC算法和泰勒級(jí)數(shù)的線性插值算法進(jìn)行了深入研究和性能對(duì)比。ROM+CORDIC算法減小了ROM容量的同時(shí)也避免CORDIC算法的迭代過程,通過對(duì)相位重新編碼,直接計(jì)算出幅度值。該算法能同時(shí)提高輸出信號(hào)的頻率和無雜散動(dòng)態(tài)范圍,其資源消耗也明顯少于同等條件下流水線CORDIC算法。4、利用DDS實(shí)現(xiàn)1.6GHz的采樣頻率,中心頻率1.2GHz,帶寬400MHz的LFM信號(hào)。由于目前的FPGA芯片達(dá)不到1.6GHz的工作速度,故而在FPGA內(nèi)部采用八路并行結(jié)構(gòu),根據(jù)公式推導(dǎo)出每一路的參數(shù)。然后八路信號(hào)通過OSERDESE合成兩路輸入AD9739,在AD9739中采用混頻模式取第二奈奎斯特區(qū)間的信號(hào),即1.0GHz~1.4GHz的LFM信號(hào)。最后,通過帶通濾波器抑制雜散,在頻譜儀觀察輸出信號(hào),其無雜散動(dòng)態(tài)范圍約-40dBc。
【關(guān)鍵詞】：DDS CORDIC算法 LFM信號(hào) AD9739
【學(xué)位授予單位】：電子科技大學(xué)
【學(xué)位級(jí)別】：碩士
【學(xué)位授予年份】：2016
【分類號(hào)】：TN741
【目錄】：

• 摘要5-6
• ABSTRACT6-10
• 第一章 緒論10-14
• 1.1 課題研究背景及意義10-11
• 1.2 國(guó)內(nèi)外技術(shù)研究現(xiàn)狀與發(fā)展11-13
• 1.3 本文結(jié)構(gòu)安排13-14
• 第二章 DDS基本原理和雜散分析14-31
• 2.1 DDS基本原理14-15
• 2.2 DDS結(jié)構(gòu)15-17
• 2.2.1 相位累加器15-16
• 2.2.2 相幅轉(zhuǎn)換器16-17
• 2.2.3 數(shù)模轉(zhuǎn)換器DAC17
• 2.2.4 低通濾波器LPF17
• 2.3 DDS雜散分析17-28
• 2.3.1 相位截?cái)嗾`差19-22
• 2.3.2 幅度量化誤差22-23
• 2.3.3 相位截?cái)嗾`差和幅度量化誤差的仿真分析23-26
• 2.3.4 DAC非理想引起的誤差26-27
• 2.3.5 雜散抑制方法27-28
• 2.4 相位抖動(dòng)技術(shù)28-30
• 2.5 本章小結(jié)30-31
• 第三章 高速相位累加器的研究31-40
• 3.1 流水線加法器31-34
• 3.2 超前進(jìn)位加法器（CLA）34-35
• 3.3 并行結(jié)構(gòu)加法器35-39
• 3.4 本章小結(jié)39-40
• 第四章 相幅轉(zhuǎn)換器的研究40-61
• 4.1 角度分解40-42
• 4.1.1 角度分解的常見算法40-41
• 4.1.2 設(shè)計(jì)與仿真41-42
• 4.2 角度旋轉(zhuǎn)42-47
• 4.2.1 CORDIC基本原理42-45
• 4.2.2 流水線CORDIC實(shí)現(xiàn)DDS45-47
• 4.3 多項(xiàng)式近似47-53
• 4.3.1 泰勒級(jí)數(shù)線性插值算法47-51
• 4.3.2 泰勒級(jí)數(shù)實(shí)現(xiàn)DDS設(shè)計(jì)與仿真51-53
• 4.4 ROM+CORDIC算法53-57
• 4.4.1 角度旋轉(zhuǎn)算法53-54
• 4.4.2 細(xì)調(diào)部分二進(jìn)制重新編碼54-55
• 4.4.3 粗調(diào)部分55-56
• 4.4.4 設(shè)計(jì)與仿真56-57
• 4.5 調(diào)制技術(shù)57-60
• 4.5.1 調(diào)頻及其功能仿真57-58
• 4.5.2 調(diào)幅及其功能仿真58-59
• 4.5.3 調(diào)相及其功能仿真59-60
• 4.6 本章小結(jié)60-61
• 第五章 DDS實(shí)現(xiàn)寬帶雷達(dá)信號(hào)61-77
• 5.1 線性調(diào)頻信號(hào)的基本理論61-65
• 5.1.1 雷達(dá)信號(hào)表示方法61-63
• 5.1.2 線性調(diào)頻信號(hào)63-65
• 5.2 DDS實(shí)現(xiàn)線性調(diào)頻信號(hào)的設(shè)計(jì)65-69
• 5.2.1 基于DDS的LFM信號(hào)產(chǎn)生66-68
• 5.2.2 系統(tǒng)框架68-69
• 5.3 硬件芯片選擇69-71
• 5.3.1 FPGA芯片的選擇69
• 5.3.2 DAC芯片的選擇69-71
• 5.3.3 帶通濾波器的設(shè)計(jì)71
• 5.4 硬件調(diào)試與結(jié)果分析71-76
• 5.4.1 FPGA部分73
• 5.4.2 SPI配置73-75
• 5.4.3 調(diào)試結(jié)果75-76
• 5.5 本章小結(jié)76-77
• 第六章 總結(jié)與展望77-78
• 致謝78-79
• 參考文獻(xiàn)79-81
• 攻碩期間的研究成果81-82

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本文編號(hào)：1010278