本文關(guān)鍵詞：數(shù)字電路并行全入度拓撲排序優(yōu)化算法

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【摘要】：針對當數(shù)字電路的時序難以滿足優(yōu)化目標時要進行設(shè)計迭代的問題,通過改進產(chǎn)生線性序列的拓撲排序算法,提出了并行全入度拓撲排序和數(shù)字電路并行全入度拓撲排序優(yōu)化算法.該算法通過對電路的有向圖并行全入度拓撲排序,得到電路中插入寄存器可選位置的詳細信息;然后結(jié)合得到的信息和優(yōu)化目標,直接選擇流水線插入位置優(yōu)化電路,無需設(shè)計迭代.實驗結(jié)果表明,插入同樣級數(shù)流水線時,使用文中算法優(yōu)化的電路面積比重定時優(yōu)化的減少20%~40%;與經(jīng)典有效重定時判定算法FEAS相比,該算法擁有更低的時間復(fù)雜度.
【作者單位】： 西安電子科技大學(xué)寬帶隙半導(dǎo)體技術(shù)國家重點學(xué)科實驗室;西南交通大學(xué)信息科學(xué)與技術(shù)學(xué)院;
【關(guān)鍵詞】： 優(yōu)化算法 并行全入度拓撲排序 有向圖 流水線設(shè)計
【基金】：中央高�；究蒲袠I(yè)務(wù)費專項資金(A0920502051513-67) 國家自然科學(xué)基金青年科學(xué)基金(61504110)
【分類號】：TN79
【正文快照】： 重定時是由Leiserson等[1]提出的一種很有效的時序電路優(yōu)化方法.在保證電路功能不變的前提下,通過移動電路中的時序元件位置和改變其數(shù)目來優(yōu)化時序電路.目前已有許多基于經(jīng)典FEAS(feasible clock period test)算法的改進算法,從最小面積[2]、最小周期[3]等不同指標出發(fā)或針對，

本文編號：1005532