數(shù)字電路并行全入度拓?fù)渑判騼?yōu)化算法
發(fā)布時(shí)間：2017-10-10 09:14
本文關(guān)鍵詞：數(shù)字電路并行全入度拓?fù)渑判騼?yōu)化算法
更多相關(guān)文章： 優(yōu)化算法 并行全入度拓?fù)渑判?/b> 有向圖 流水線設(shè)計(jì)
【摘要】：針對(duì)當(dāng)數(shù)字電路的時(shí)序難以滿足優(yōu)化目標(biāo)時(shí)要進(jìn)行設(shè)計(jì)迭代的問題,通過改進(jìn)產(chǎn)生線性序列的拓?fù)渑判蛩惴?提出了并行全入度拓?fù)渑判蚝蛿?shù)字電路并行全入度拓?fù)渑判騼?yōu)化算法.該算法通過對(duì)電路的有向圖并行全入度拓?fù)渑判?得到電路中插入寄存器可選位置的詳細(xì)信息;然后結(jié)合得到的信息和優(yōu)化目標(biāo),直接選擇流水線插入位置優(yōu)化電路,無需設(shè)計(jì)迭代.實(shí)驗(yàn)結(jié)果表明,插入同樣級(jí)數(shù)流水線時(shí),使用文中算法優(yōu)化的電路面積比重定時(shí)優(yōu)化的減少20%~40%;與經(jīng)典有效重定時(shí)判定算法FEAS相比,該算法擁有更低的時(shí)間復(fù)雜度.
【作者單位】： 西安電子科技大學(xué)寬帶隙半導(dǎo)體技術(shù)國(guó)家重點(diǎn)學(xué)科實(shí)驗(yàn)室;西南交通大學(xué)信息科學(xué)與技術(shù)學(xué)院;
【關(guān)鍵詞】： 優(yōu)化算法 并行全入度拓?fù)渑判?/strong> 有向圖 流水線設(shè)計(jì)
【基金】：中央高�；究蒲袠I(yè)務(wù)費(fèi)專項(xiàng)資金(A0920502051513-67) 國(guó)家自然科學(xué)基金青年科學(xué)基金(61504110)
【分類號(hào)】：TN79
【正文快照】： 重定時(shí)是由Leiserson等[1]提出的一種很有效的時(shí)序電路優(yōu)化方法.在保證電路功能不變的前提下,通過移動(dòng)電路中的時(shí)序元件位置和改變其數(shù)目來優(yōu)化時(shí)序電路.目前已有許多基于經(jīng)典FEAS(feasible clock period test)算法的改進(jìn)算法,從最小面積[2]、最小周期[3]等不同指標(biāo)出發(fā)或針對(duì)，
本文編號(hào)：1005532
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