雷達(dá)和通信系統(tǒng)中使用的模數(shù)變換器（analog-to-digital converter, ADC）的帶寬和采樣率越來(lái)越高,接口形式從并口向JESD204B發(fā)展。為了滿足ADC芯片在開(kāi)發(fā)、生產(chǎn)、評(píng)估和應(yīng)用中進(jìn)行性能測(cè)試的需求,在研究ADC性能指標(biāo)及其測(cè)試方法的基礎(chǔ)上,采用高性能可編程邏輯門陣列（field-programmable gate array, FPGA）結(jié)合DSP（digital signal processor）的架構(gòu),設(shè)計(jì)了通用的高性能模數(shù)變換器性能測(cè)試平臺(tái),開(kāi)發(fā)了數(shù)據(jù)采集和性能分析軟件,并且針對(duì)多款不同接口形式且采樣率從240 MSPS（million samples per second）到5 GSPS（gigabit samples per second）的ADC進(jìn)行了性能測(cè)試實(shí)驗(yàn)。結(jié)果表明,該平臺(tái)能夠滿足最新ADC的性能測(cè)試需求,具有接口靈活、運(yùn)算能力強(qiáng)、實(shí)時(shí)性高等特點(diǎn)。 

【文章來(lái)源】：科學(xué)技術(shù)與工程. 2020,20(20)北大核心

【文章頁(yè)數(shù)】：9 頁(yè)

【部分圖文】：

測(cè)試平臺(tái)軟件設(shè)計(jì)

由于ADC采樣率不同,數(shù)據(jù)傳輸帶寬大小不同,而高速ADC接口采樣數(shù)據(jù)傳輸速率可達(dá)數(shù)十Gbit/s。采用4x模式,線速率設(shè)置為5 Gbit/s的SRIO接口的理論傳輸速率為4×5 Gbit/s×0.8=16 Gbit/s,無(wú)法實(shí)現(xiàn)采集樣本實(shí)時(shí)傳輸至DSP,因此需要用DDR3對(duì)采集樣本數(shù)據(jù)進(jìn)行高速緩存。DDR3理論傳輸速率為1 600 Mbit/s×64≈100 Gbit/s,可滿足高速ADC采集樣本數(shù)據(jù)的實(shí)時(shí)緩存。為保證設(shè)計(jì)平臺(tái)的通用性,其數(shù)據(jù)緩存設(shè)計(jì)框圖如圖7所示。圖7中,使用兩個(gè)異步FIFO(first input first output)解決數(shù)據(jù)傳輸過(guò)程中的跨時(shí)鐘域問(wèn)題,由于DDR3寫速率和讀速率均遠(yuǎn)大于ADC采集樣本數(shù)據(jù)速率和SRIO接口數(shù)據(jù)傳輸速率,因此FIFO深度設(shè)置為64即可滿足數(shù)據(jù)緩存需求。ADC接口采集樣本數(shù)據(jù)根據(jù)來(lái)自DSP的START信號(hào),開(kāi)始寫入異步寫FIFO,FIFO寫時(shí)鐘為ADC接口數(shù)據(jù)速率時(shí)鐘,讀時(shí)鐘為DDR3用戶時(shí)鐘。DATA_SWITCH模塊根據(jù)START信號(hào),開(kāi)始將采集樣本數(shù)據(jù)寫入DDR3,在數(shù)據(jù)采集完畢后開(kāi)始控制從DDR3讀取數(shù)據(jù),并將讀取的數(shù)據(jù)寫入異步讀FIFO,其狀態(tài)機(jī)設(shè)計(jì)如圖8所示。

設(shè)備的總體控制流程如圖11所示。DSP通過(guò)以太網(wǎng)接收到開(kāi)始測(cè)試命令,通過(guò)SRIO接口向FPGA 發(fā)出樣本采集指令,然后等待接收采集樣本數(shù)據(jù),采集樣本數(shù)據(jù)接收完畢后,開(kāi)始頻譜分析和參數(shù)計(jì)算,其運(yùn)算結(jié)果通過(guò)以太網(wǎng)呈現(xiàn)給外部主機(jī)。由于DSP在數(shù)字信號(hào)處理方面的天然優(yōu)勢(shì),并且采用C語(yǔ)言編程能夠?qū)崿F(xiàn)較高的靈活性,較容易實(shí)現(xiàn)1.2節(jié)的頻譜分析和參數(shù)計(jì)算過(guò)程。其中需要強(qiáng)調(diào)的是,根據(jù)譜分析對(duì)于分辨率的要求,需要針對(duì)特定采樣率的ADC采集不同長(zhǎng)度的數(shù)據(jù)樣本進(jìn)行分析。因DSP內(nèi)的FFT庫(kù)不支持直接大于32 768點(diǎn)數(shù)的FFT運(yùn)算,因此如果采集樣本點(diǎn)數(shù)小于等于32 768,則直接調(diào)用庫(kù)函數(shù)進(jìn)行FFT運(yùn)算。但針對(duì)采集樣本點(diǎn)數(shù)大于32 768的情況,需采用式(6)和式(7)對(duì)FFT運(yùn)算進(jìn)行拆分,且拆分的長(zhǎng)度滿足2的整數(shù)次冪,即拆分后每一級(jí)運(yùn)算均符合基-2 FFT 運(yùn)算。由于輸出的X(k)為二進(jìn)制倒位序排列,還需要重新進(jìn)行排序。

【參考文獻(xiàn)】：
期刊論文
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碩士論文
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[2]基于FPGA的高速ADC性能測(cè)試系統(tǒng)設(shè)計(jì)[D]. 劉賓.西安電子科技大學(xué) 2017
[3]ADC測(cè)試技術(shù)研究[D]. 董永新.北京交通大學(xué) 2013
[4]基于DSP的高速模數(shù)轉(zhuǎn)換器動(dòng)態(tài)測(cè)試技術(shù)研究[D]. 許弟建.重慶大學(xué) 2007



本文編號(hào)：3248286