【摘要】：電子信息技術(shù)的迅速發(fā)展使得模擬信號(hào)越來越呈現(xiàn)出偶發(fā)性和復(fù)雜性,同時(shí)對(duì)采集系統(tǒng)的指標(biāo)和功能也提出了更高的要求。作為目前在電子測量領(lǐng)域最常用的儀器,示波器也要向著高采樣率、高存儲(chǔ)深度和高波形捕獲率不斷發(fā)展。為了克服半導(dǎo)體器件自身性能的局限性,本文利用時(shí)間交替采樣技術(shù)通過多片低采樣率的模數(shù)轉(zhuǎn)換芯片(ADC)來搭建高采樣率的采集系統(tǒng)。利用外掛存儲(chǔ)器的方式來增加存儲(chǔ)深度并且設(shè)計(jì)的三維顯示功能大大提高了波形捕獲率。本文將主要對(duì)以下幾個(gè)方面進(jìn)行研究和分析。解決時(shí)間交替采樣技術(shù)實(shí)現(xiàn)過程中的出現(xiàn)的數(shù)據(jù)同步問題,波形多段存儲(chǔ)實(shí)現(xiàn)問題及其與三維成像模塊之間的協(xié)同工作問題,并且設(shè)計(jì)了多級(jí)的輝度顯示功能。本文的主要結(jié)構(gòu)如下:一、高清晰采集系統(tǒng)整體方案設(shè)計(jì)。確定了多路采樣時(shí)鐘方案;利用可編程邏輯陣列(FPGA)來實(shí)現(xiàn)高速數(shù)據(jù)的接收方案;通過高速串行總線(PCIe)來實(shí)現(xiàn)軟硬件交互方案。最終確定了多ADC+多FPGA+CPU的完整系統(tǒng)架構(gòu)。二、數(shù)據(jù)同步方案設(shè)計(jì)。分析了時(shí)間交替采樣技術(shù)中導(dǎo)致數(shù)據(jù)不同步的原因,設(shè)計(jì)了專用的多ADC同步復(fù)位電路,提出多FPGA數(shù)據(jù)接收和存儲(chǔ)同步方案。保證了采集系統(tǒng)前端的同步工作。三、分段存儲(chǔ)下的三維成像模塊設(shè)計(jì)。利用外掛存儲(chǔ)器(DDR3)的方法來實(shí)現(xiàn)對(duì)波形的多段存儲(chǔ)和可變深度存儲(chǔ)功能,設(shè)計(jì)了波形分段存取模塊。同時(shí)設(shè)計(jì)了兩種波形三維成像方法來提高對(duì)偶發(fā)信號(hào)的捕獲能力。最后將波形分段存儲(chǔ)與波形三維成像模塊結(jié)合起來,實(shí)現(xiàn)了對(duì)映射后的波形回放功能。四、多級(jí)波形輝度調(diào)節(jié)算法設(shè)計(jì)。設(shè)計(jì)了一種基于RGB24的波形輝度調(diào)節(jié)算法,可以實(shí)現(xiàn)100級(jí)的輝度調(diào)節(jié)功能,更突出地反映了波形出現(xiàn)的概率。設(shè)計(jì)了跨色系的顯示方案,擴(kuò)展了顯示范圍。本文完成了10GSPS的采集系統(tǒng)的搭建,完成了波形的同步采集,存儲(chǔ)及拼合顯示。分段存儲(chǔ)下的波形可以達(dá)到設(shè)定的深度和段數(shù),經(jīng)過三維成像及亮度調(diào)節(jié)模塊處理后圖像可以更加直觀反映波形概率信息,波形輝度調(diào)節(jié)功能效果顯著。
【圖文】：

當(dāng)|Δt-100ps|≥15ps 的時(shí)候通過調(diào)節(jié)鎖相環(huán)來調(diào)節(jié) SCLK 的相位。|Δt-100ps|≤15ps的時(shí)候通過調(diào)節(jié)ADC內(nèi)部的配置寄存器來實(shí)現(xiàn)相位的精細(xì)調(diào)節(jié)。過PLL和ADC內(nèi)部寄存器的協(xié)同調(diào)節(jié)，可以保證多ADC采集陣列的正確工作，是后端數(shù)據(jù)正確拼合的基礎(chǔ)。.2 高速數(shù)據(jù)接收和處理方案研究.2.1 數(shù)據(jù)接收方案研究由上文可知本文所選的 ADC 內(nèi)部就相當(dāng)于搭建了一個(gè)小的 TIADC 系統(tǒng)，在通道模式下輸出 4 路 10bit* 1.25Gbps 的數(shù)據(jù)流通過 PCB 進(jìn)行傳輸，電平標(biāo)準(zhǔn)為DS。為了保證數(shù)據(jù)傳輸?shù)姆�(wěn)定性，要在利用差分信號(hào)進(jìn)行傳輸?shù)耐瑫r(shí)盡量縮短線長度，這樣可以有效減少外部信號(hào)的干擾。數(shù)據(jù)可以通過 FPGA 或者 ASIC 芯來進(jìn)行接收和處理，為了縮短開發(fā)周期，降低設(shè)計(jì)成本，本項(xiàng)目選用的是 Xilinx式的 Kintex7 系列 FPGA，這是 Xilinx 公司的一款中端 FPGA 芯片，資源特性如 2-3 所示。

電子科技大學(xué)碩士學(xué)位論文目前市面上高性能的 DDR4 芯片傳輸速率可以到達(dá) 3600Mbps，但是只有性能更的 UltraScale 系列 FPGA 才支持掛載 DDR4 芯片，本文使用的 7 系列的 FPGA 高只能支持到 DDR3。DDR3 相比較與 DDR2 和 DDR1 有更高的速度，大部分DDR3 容量為 1GB-16GB，在 7 系列的 FPGA 上傳輸速度如圖 2-5 所示，最高接速度可以達(dá)到 1866Mbps，，并且相比于 DDR2 和 DDR1 有了更高的速率和更低的耗，所以本文選用 DDR3 作為外掛存儲(chǔ)器。
【學(xué)位授予單位】：電子科技大學(xué)
【學(xué)位級(jí)別】：碩士
【學(xué)位授予年份】：2019
【分類號(hào)】：TM935.3

【參考文獻(xiàn)】

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本文編號(hào)：2616058