本文選題：數(shù)字直流-直流轉(zhuǎn)換器 + 單電感雙輸出轉(zhuǎn)換器��； 參考：《復(fù)旦大學(xué)》2014年碩士論文

【摘要】：功能越來越多、價格日趨低廉的各式智能手持設(shè)備、消費電子產(chǎn)品層出不窮,在能源緊張趨勢明顯、成本競爭激烈的大環(huán)境下,這對高效電源管理芯片提出嚴(yán)峻挑戰(zhàn),同時也帶來了機遇。單電感雙(多)輸出轉(zhuǎn)換器因其片外電感數(shù)量少,大大節(jié)約了電子產(chǎn)品的制造成本,同時也為便攜式設(shè)計帶來方便。另一方面,隨著系統(tǒng)復(fù)雜度增加對電源管理芯片提出更多的要求,以及工藝進步對模擬電路設(shè)計造成的壓力,具有高度靈活性和智能化的數(shù)字電源管理芯片近年來得到集成電路學(xué)術(shù)界和工業(yè)界的廣泛關(guān)注。本論文所研究和設(shè)計的基于數(shù)字?jǐn)U展脈寬調(diào)制(DEPWM)的單電感雙輸出(SIDO)升降壓型直流-直流轉(zhuǎn)換器,在對轉(zhuǎn)換器功率級直流分析和交流小信號分析的基礎(chǔ)上,對比各種調(diào)制模式和控制方式,結(jié)合模擬方式擴展脈寬調(diào)制(EPWM)的基本原理和數(shù)字控制的優(yōu)勢,提出一種數(shù)字?jǐn)U展脈寬調(diào)制的算法。通過系統(tǒng)建模和仿真,實現(xiàn)了控制環(huán)路的數(shù)字化設(shè)計；同時針對發(fā)生大的負(fù)載跳變時的瞬態(tài)響應(yīng)特性進行優(yōu)化,對傳統(tǒng)數(shù)字PID補償器作出改進,設(shè)計一種雙�？刂频臄�(shù)字PID,減小了負(fù)載劇烈跳變引起的輸出電壓上沖(下沖)和恢復(fù)時間。論文針對數(shù)字電源對數(shù)模轉(zhuǎn)換器低功耗、中等速度(開關(guān)頻率)和精度的要求,采用窗口式延遲線結(jié)構(gòu)ADC完成誤差電壓的模數(shù)轉(zhuǎn)換。ADC轉(zhuǎn)換動態(tài)范圍為[Vref-0.125,Vref+0.125],最小分辨率為7.8125mV,而DEPWM有效精度為10bit,最小分辨率為1/1023,符合系統(tǒng)要求。由于本文中ADC應(yīng)用對數(shù)和平均混合模數(shù)轉(zhuǎn)換法則,在保證分辨率的同時有效降低位數(shù),達(dá)到低功耗和高速響應(yīng)的目的。芯片采用CHRT 3.3V/5.0V 035μm雙柵CMOS工藝設(shè)計,輸入范圍：2.5V-5V,輸出范圍：1.2V-2.5V/2.5-5V,兩路輸出負(fù)載最大400mA。仿真結(jié)果表明,所提出的數(shù)字?jǐn)U展脈寬調(diào)制器能夠?qū)崿F(xiàn)兩路的穩(wěn)定電壓輸出,輸出紋波控制在30mV以內(nèi)；應(yīng)用改進型的雙模數(shù)字PID補償器,在一路輸出發(fā)生大的負(fù)載跳變時,上沖(下沖)減小約60%,恢復(fù)時間縮短約50%,同時另一路交調(diào)電壓在60mV以內(nèi)。各項結(jié)果驗證了本論文相關(guān)分析和創(chuàng)新設(shè)計的合理性。
[Abstract]:With more and more functions and lower prices of various kinds of intelligent handheld devices, consumer electronic products emerge in endlessly. In the environment of obvious energy tension and fierce cost competition, this poses a severe challenge to efficient power supply management chips. It also brings opportunities. Single inductor double (more) output converter has a small number of off-chip inductors, which greatly saves the manufacturing cost of electronic products and also brings convenience to portable design. On the other hand, as the complexity of the system increases, more demands are put on the power management chip, and the pressure on the analog circuit design is caused by technological progress. Digital power management chips with high flexibility and intelligence have attracted wide attention in the field of integrated circuit (IC) academia and industry in recent years. In this paper, a single inductor and double output sido DC / DC converter based on digital extended pulse width modulation (DEPWM) is studied and designed. Based on the DC analysis of power level and AC small signal analysis of the converter, Comparing with various modulation modes and control modes, combining the basic principle of analog extended pulse width modulation (EPWM) and the advantages of digital control, a digital extended pulse width modulation algorithm is proposed. Through system modeling and simulation, the digital design of control loop is realized, and the traditional digital PID compensator is improved by optimizing the transient response characteristics of large load jump. A dual mode control digital PIDs is designed to reduce the upburst (downrush) and recovery time of the output voltage caused by the violent jump of the load. This paper aims at the requirements of low power consumption, medium speed (switching frequency) and precision of digital power supply log-to-analog converter. The dynamic range of A / D conversion with window delay line structure ADC is [Vref-0.125 / Vref 0.125], the minimum resolution is 7.8125 MV, while the effective precision of DEPWM is 10 bit and the minimum resolution is 1 / 1023, which meets the system requirements. Because the logarithmic and average mixed analog-to-digital conversion rules are applied in this paper, the ADC can reduce the number of bits effectively while ensuring the resolution, and achieve the goal of low power consumption and high speed response. The chip is designed by CHRT 3.3V/5.0V 035 渭 m double-gate CMOS process. The input range is: 2.5V-5V, the output range is: 1.2V-2.5V / 2.5-5V, and the maximum output load is 400mA. The simulation results show that the proposed digital extended pulse width modulator can achieve two stable voltage outputs, and the output ripple is controlled within 30mV. The upburst (downthrust) is reduced by about 60, the recovery time is shortened by about 50, and the voltage of the other intersecting is within 60mV. The results verify the rationality of the related analysis and innovative design.
【學(xué)位授予單位】：復(fù)旦大學(xué)
【學(xué)位級別】：碩士
【學(xué)位授予年份】：2014
【分類號】：TM46

【共引文獻(xiàn)】

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本文編號：1802055