本文選題：低壓差　切入點：共源共柵　出處：《電子科技大學》2014年碩士論文　論文類型：學位論文

【摘要】：隨著便攜式電子產(chǎn)品的迅速發(fā)展,直流穩(wěn)壓芯片也越來越重要,低壓差(Low Dropout,LDO)線性穩(wěn)壓器由于具有輸出穩(wěn)定、電壓紋波小等優(yōu)點,得到了廣泛的應用。而傳統(tǒng)的LDO線性穩(wěn)壓器通常需要較大的片外電容,這會增加應用成本,本文針對傳統(tǒng)LDO線性穩(wěn)壓器的缺點,設(shè)計了一種無片外電容的LDO線性穩(wěn)壓器。首先設(shè)計一款折疊式共源共柵結(jié)構(gòu)的運算放大器,基于所設(shè)計的運放,設(shè)計了三種基準電壓源結(jié)構(gòu),分別為傳統(tǒng)帶隙基準電壓源,二階補償帶隙基準電壓源和全MOS基準電壓源。然后對這三種基準電壓源進行仿真和比較,仿真結(jié)果表明,在三種基準電壓源中,MOS結(jié)構(gòu)基準電壓源的性能是最好的,溫度系數(shù)為0.68ppm/°C,線性調(diào)整率為17.5μV/V,功耗為0.4 mW。基于所設(shè)計的MOS結(jié)構(gòu)的基準電壓源,本文設(shè)計了一種無片外電容LDO電路,采用密勒補償電容對環(huán)路進行補償,然后對其進行仿真。仿真結(jié)果表明:LDO線性穩(wěn)壓器工作電壓可在-9~-15 V之間變化,輸出電壓為-8 V,最大輸出電流為200 mA,線性調(diào)整率為941μV/V,負載調(diào)整率為0.42 V/A,溫度系數(shù)為78.12ppm/°C,電源抑制比為-54.36 dB,LDO電路的功耗為2.9 mW,瞬態(tài)過沖電壓為230 mV。所設(shè)計的LDO線性穩(wěn)壓器基本達到預先設(shè)定的指標。最后對整個電路進行版圖設(shè)計,送交代工廠流片。
[Abstract]:With the rapid development of portable electronic products, DC voltage stabilizer is becoming more and more important. The low voltage differential low drop out LDO (LDO) linear regulator has the advantages of stable output, small voltage ripple, and so on. The traditional LDO linear regulator usually needs larger out of chip capacitance, which will increase the application cost. This paper aims at the disadvantages of the traditional LDO linear regulator. A kind of LDO linear voltage regulator without off-chip capacitance is designed. Firstly, an operational amplifier with foldable common-grid structure is designed. Based on the operational amplifier, three kinds of reference voltage source structures are designed, one is the traditional bandgap voltage reference source, the other is the traditional bandgap voltage reference source. The second order compensated bandgap voltage reference source and the full MOS reference voltage source are simulated and compared. The simulation results show that the performance of the MOS structure reference voltage source is the best among the three reference voltage sources. The temperature coefficient is 0.68 ppm / 擄C, the linear adjustment rate is 17.5 渭 V / V, and the power consumption is 0.4 MW. Based on the designed reference voltage source of MOS structure, this paper designs a non-chip capacitor LDO circuit, which uses Miller compensation capacitor to compensate the loop. The simulation results show that the working voltage of the 10: LDO linear regulator can vary from -9 to 15 V. The output voltage is -8 V, the maximum output current is 200 Ma, the linear adjustment rate is 941 渭 V / V / V, the load adjustment rate is 0.42 V / A, the temperature coefficient is 78.12 ppm / 擄C, the power dissipation of the PSRR is -54.36 dBU LDO circuit is 2.9 MW, and the transient overshoot voltage is 230 MV. The preset is basically up to the preset target. Finally, the layout of the whole circuit is designed. Delivery to the manufacturer.
【學位授予單位】：電子科技大學
【學位級別】：碩士
【學位授予年份】：2014
【分類號】：TM44

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本文編號：1625795