時(shí)鐘數(shù)據(jù)恢復(fù)是高速串行收發(fā)器設(shè)計(jì)中最為關(guān)鍵的技術(shù)。一般在進(jìn)行串行通信時(shí),發(fā)送端不會(huì)給接收端提供與串行數(shù)據(jù)同步的時(shí)鐘,該數(shù)據(jù)對(duì)接收端來(lái)說(shuō)是異步的。由于數(shù)據(jù)信號(hào)經(jīng)傳輸線纜、背板、芯片IO等傳輸通道后也有比較大的衰減,同時(shí)傳輸通道也存在寄生特性,使得傳輸后的數(shù)據(jù)中會(huì)包含有很大的噪聲成份,數(shù)據(jù)波形的幅度和相位都出現(xiàn)了偏移。因此接收端需要從該數(shù)據(jù)中恢復(fù)出一個(gè)能對(duì)數(shù)據(jù)進(jìn)行正確采樣的時(shí)鐘。本文所闡述的時(shí)鐘數(shù)據(jù)恢復(fù)電路則是使用華虹BCD350nm的工藝實(shí)現(xiàn)一個(gè)時(shí)鐘靜態(tài)偏差在100ps以內(nèi)的數(shù)據(jù)時(shí)鐘恢復(fù)電路,用于給一款高速信號(hào)接收芯片的內(nèi)部采樣電路提供最高頻率為330MHz的時(shí)鐘。該時(shí)鐘數(shù)據(jù)恢復(fù)電路是通過(guò)判斷當(dāng)前輸出時(shí)鐘和數(shù)據(jù)的相位關(guān)系,通過(guò)調(diào)整時(shí)鐘相位,使其適合對(duì)數(shù)據(jù)進(jìn)行采樣,所恢復(fù)出的時(shí)鐘和數(shù)據(jù)之間的相位關(guān)系決定了數(shù)據(jù)采樣結(jié)果誤碼率的高低。由于CDR環(huán)路使用的是Hogge鑒相器,鎖定范圍較小,環(huán)路在失鎖的時(shí)候難以重新鎖定,且在失鎖后的捕捉過(guò)程中有可能使環(huán)路錯(cuò)誤地鎖定在輸入數(shù)據(jù)碼率的若干倍數(shù)的諧波頻率上,時(shí)鐘數(shù)據(jù)恢復(fù)環(huán)路內(nèi)部同時(shí)包含了可以互相切換的PLL和CDR兩個(gè)環(huán)路來(lái)加快環(huán)路的捕捉過(guò)程,這兩個(gè)環(huán)路... 

【文章頁(yè)數(shù)】：144 頁(yè)

【學(xué)位級(jí)別】：碩士

【文章目錄】：
摘要
ABSTRACT
符號(hào)對(duì)照表
縮略語(yǔ)對(duì)照表
第一章 緒論
    1.1 串行通信簡(jiǎn)介
    1.2 研究目的及意義
    1.3 HOTlink接收器芯片概述
        1.3.1 BCD350 工藝評(píng)估
        1.3.2 接收器功能概述
        1.3.3 10B/8B編碼簡(jiǎn)介
    1.4 CDR電路發(fā)展概述及國(guó)內(nèi)外現(xiàn)狀
    1.5 本文章節(jié)安排
第二章 電路原理概述
    2.1 時(shí)鐘數(shù)據(jù)恢復(fù)電路原理概述
        2.1.1 PLL環(huán)路原理概述
        2.1.2 CDR環(huán)路原理概述
    2.2 環(huán)路主要模塊介紹
        2.2.1 鑒頻鑒相器
        2.2.2 Hogge鑒相器
        2.2.3 電荷泵
        2.2.4 壓控振蕩器
        2.2.5 環(huán)路濾波器
    2.3 本章小結(jié)
第三章 電路架構(gòu)及環(huán)路參數(shù)設(shè)計(jì)
    3.1 時(shí)鐘數(shù)據(jù)恢復(fù)電路架構(gòu)設(shè)計(jì)
    3.2 環(huán)路指標(biāo)及設(shè)計(jì)思路
    3.3 環(huán)路線性分析
        3.3.1 三階PLL環(huán)路線性模型
        3.3.2 PLL環(huán)路參數(shù)設(shè)計(jì)
        3.3.3 CDR環(huán)路模型及參數(shù)設(shè)計(jì)
    3.4 VerilogA建模分析
    3.5 環(huán)路關(guān)鍵參數(shù)分析
    3.6 噪聲分析
        3.6.1 相位噪聲的產(chǎn)生
        3.6.2 輸出噪聲分析
    3.7 本章小結(jié)
第四章 環(huán)路子模塊設(shè)計(jì)
    4.1 PFD模塊設(shè)計(jì)
    4.2 Hogge鑒相器設(shè)計(jì)
    4.3 電荷泵模塊設(shè)計(jì)
    4.4 VCO模塊設(shè)計(jì)
    4.5 鎖定檢測(cè)模塊設(shè)計(jì)
    4.6 頻率檢測(cè)模塊設(shè)計(jì)
    4.7 帶隙基準(zhǔn)源模塊設(shè)計(jì)
    4.8 高速運(yùn)放接收模塊設(shè)計(jì)
    4.9 電源抖動(dòng)抑制模塊設(shè)計(jì)
    4.10 同步分頻器模塊設(shè)計(jì)
    4.11 本章小結(jié)
第五章 電路版圖設(shè)計(jì)
    5.1 模擬基本模塊版圖設(shè)計(jì)
    5.2 CDR電路子模塊版圖設(shè)計(jì)
    5.3 芯片整體版圖設(shè)計(jì)
    5.4 本章小結(jié)
第六章 整體仿真驗(yàn)證與測(cè)試
    6.1 時(shí)鐘數(shù)據(jù)恢復(fù)電路仿真驗(yàn)證
    6.2 芯片整體仿真驗(yàn)證
    6.3 芯片板級(jí)測(cè)試
        6.3.1 板級(jí)測(cè)試環(huán)境
        6.3.2 板級(jí)測(cè)試條件
        6.3.3 芯片測(cè)試結(jié)果
    6.4 本章小結(jié)
第七章 總結(jié)與展望
參考文獻(xiàn)
致謝
作者簡(jiǎn)介


【參考文獻(xiàn)】：
期刊論文
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碩士論文
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[4]8b/10b架構(gòu)SerDes芯片的設(shè)計(jì)與實(shí)現(xiàn)[D]. 王偉濤.電子科技大學(xué) 2016
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[6]MICS接收機(jī)中小數(shù)分頻鎖相環(huán)的研究與設(shè)計(jì)[D]. 徐汝云.電子科技大學(xué) 2014
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本文編號(hào)：3726728