【摘要】：隨著電子信息技術(shù)的快速發(fā)展,高速串行總線接口技術(shù)的應用日益廣泛且逐漸成為主流總線接口技術(shù)。高速串行總線的大量應用使得人們對高速串行信號的測試需求也隨之增長,測試要求也更為嚴格,只有具有高采樣率、高帶寬和高存儲深度的測試儀器才滿足這些要求,在電子信息領(lǐng)域,用途最多的測試儀器是數(shù)字示波器。高端示波器具備高速串行協(xié)議觸發(fā)及解碼功能已經(jīng)不可或缺,國內(nèi)示波器由于采樣率和帶寬限制,一直無法解碼高速串行協(xié)議。為此,本設計基于高清晰數(shù)字示波器平臺,重點研究了示波器中的高速串行協(xié)議觸發(fā)及解碼功能,在已有平臺的基礎(chǔ)上提出了高速串行協(xié)議分析解碼功能的硬件方案,并在FPGA中設計并實現(xiàn)了PCIe1.0、SATA1.0高速串行協(xié)議的實時解碼及觸發(fā)功能。該方案兼容性好:此方案兼容示波器原有的低速協(xié)議解碼功能,可擴展性強:可以利用此方案解碼更多高速串行總線協(xié)議。在高速串行協(xié)議觸發(fā)與解碼方面達到國內(nèi)領(lǐng)先水平。本文研究的主要內(nèi)容如下:1、高速串行總線協(xié)議編碼規(guī)范及數(shù)據(jù)傳輸方式研究:本文主要研究了PCIe1.0和SATA1.0兩種高速串行協(xié)議的編碼規(guī)范和數(shù)據(jù)傳輸方式,針對不同的協(xié)議設計合理的解碼方案。2、高速串行總線協(xié)議編解碼算法原理及實現(xiàn)方法研究:PCIe1.0和SATA1.0兩種高速串行總線協(xié)議的編碼和解碼方式不同,對兩種總線協(xié)議的編碼和解碼算法分別進行研究,最終通過高效快速的算法實現(xiàn)編解碼。協(xié)議編解碼涉及的算法包括協(xié)議數(shù)據(jù)加/解擾算法、并行32bit/16bit CRC校驗算法、8B/10B編解碼算法、抽點算法、搜索采樣邊沿算法和幀起始匹配算法。3、高速串行協(xié)議觸發(fā)及解碼模塊設計:模塊劃分為協(xié)議處理、協(xié)議分析、協(xié)議解碼、協(xié)議觸發(fā)和協(xié)議顯示幾個部分。協(xié)議處理模塊負責將采樣數(shù)據(jù)經(jīng)過邊沿搜索、抽點、幀頭匹配、8B/10B解碼、解擾等模塊處理后還原為原始協(xié)議數(shù)據(jù)。協(xié)議分析模塊根據(jù)幀結(jié)構(gòu)將原始協(xié)議數(shù)據(jù)分段存儲,然后計算CRC的值,最后將數(shù)據(jù)和CRC校驗結(jié)果送入?yún)f(xié)議觸發(fā)及協(xié)議解碼模塊。觸發(fā)模塊根據(jù)用戶設置的觸發(fā)條件產(chǎn)生觸發(fā)信號。協(xié)議解碼模塊將解碼數(shù)據(jù)、觸發(fā)標志、數(shù)據(jù)類型和起始時間等信息打包發(fā)送給工控機。工控機作為協(xié)議顯示模塊將協(xié)議數(shù)據(jù)包和協(xié)議波形顯示在屏幕上完成一次解碼。經(jīng)過對本文設計的高速串行協(xié)議觸發(fā)及解碼功能的測試驗證,測試結(jié)果表明,該功能能夠得出正確解碼結(jié)果,能實現(xiàn)實時解碼及觸發(fā),能實現(xiàn)深存儲模式下協(xié)議解碼功能,整個高速串行協(xié)議觸發(fā)及解碼功能正確實現(xiàn)。
【學位授予單位】：電子科技大學
【學位級別】：碩士
【學位授予年份】：2019
【分類號】：TM935.3
【圖文】：

圖 2-2 單個 ADC 在 5 GSPS 模式下的工作模式結(jié)構(gòu)圖如圖 2-2 所示，ADC 的四個子核通過時鐘相位的不同實現(xiàn)時間交替采樣Hz 的采樣時鐘作為參考時鐘，A 核的采樣時鐘與參考時鐘同相，B 核的與A核的采樣時鐘反相，C核的采樣時鐘相比于A核的采樣時鐘相位滯后的采樣時鐘相比于 A 核的采樣時鐘相位滯后 270°，最終 A、C、B、D相位依次滯后 90°采集同一模擬信號，采集的數(shù)據(jù)根據(jù)采樣順序進行重行采集的數(shù)據(jù)。如圖 2-3 所示是單通道 5GSPS 采樣率模式 ADC 工作時CLK5GHz

子核的采樣數(shù)據(jù)與其采樣時鐘相位關(guān)系一致。采樣數(shù)據(jù)的順序表如表 2-1 表 2-1 單 ADC 數(shù)據(jù)采樣順序表ADC 核 采樣數(shù)據(jù)順序A 核 N， N+4， N+8， N+12，……B 核 N+2， N+6， N+10， N+14，……C 核 N+1， N+5， N+9， N+13，……D 核 N+3， N+7， N+11， N+15，……在正確配置單片 ADC 的情況下，ADC 的四個子核的采樣數(shù)據(jù)正確排序 5GSPS,而實現(xiàn) 10GSPS 的采集系統(tǒng)可以采用兩片 5GSPS 的 ADC 通過時采 集 技 術(shù) 完 成 。 當 單 片 ADC 在 5GSPS 模 式 下 采 樣 時 間 間 隔1 / 1 / 5 G H z 2 0 0 p ss f ， 而 10GSPS 的 采 集 系 統(tǒng) 的 采 樣 時 間 間 隔1/ 1/10GHz 100pss f ，所以采用兩片 5GSPS 的 ADC 以 100 ps 的相位樣達到 10GSPS 的采樣效果[10]。搭建的 10GSPS 的采樣系統(tǒng)的時鐘相位關(guān)2-4 所示。

SPS 的采樣數(shù)據(jù)。速數(shù)據(jù)發(fā)送及接收模塊設計DC 高速數(shù)據(jù)接收模塊的設計：本項目單片 ADC 的采集率是 5是 10bit，所以單片 ADC 的數(shù)據(jù)量高達5G 10bit 50Gbps，據(jù)以四路 1.25Gb/s 高速數(shù)據(jù)流輸出。由于現(xiàn)場可編程門陣rogrammable Gate Array）具有實時處理大量高速數(shù)據(jù)的優(yōu)勢，GA 一對一架構(gòu)的高速數(shù)據(jù)接收方式[11]，為了充分發(fā)揮 FPGA 實性能并最大限度保證系統(tǒng)工作的可靠性，通常工作時鐘是最大右，因此 FPGA 內(nèi)部的串并轉(zhuǎn)換器 ISERDES 需將接收到的四路流按1：4降速處理，使四路高速數(shù)據(jù)流轉(zhuǎn)換為16路312.5Mb/s的工作時鐘為 312.5MHz，由于 FPGA 內(nèi)部的 ISERDES 需要轉(zhuǎn)為 312.5Mb/s 數(shù)據(jù)流。ISERDES 需要兩種輸入時鐘，分別是流的快速時鐘 CLK 和用于數(shù)據(jù)串并轉(zhuǎn)換輸出的分頻時鐘 CLK鏈路時鐘域設計方案如圖 2-5 所示。

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本文編號：2800523