本文選題：電源管理 + 低壓差線性穩(wěn)壓器��； 參考：《西安郵電大學(xué)》2017年碩士論文

【摘要】：集成電路設(shè)計水平的進步推動了無線通信、移動互聯(lián)網(wǎng)以及物聯(lián)網(wǎng)等產(chǎn)業(yè)飛速發(fā)展,需要片上系統(tǒng)集成越來越多的模塊和功能,這也使系統(tǒng)芯片內(nèi)部的電源管理技術(shù)變得尤為重要。低壓差線性穩(wěn)壓器(Low-Dropout Regulator,LDO)是電源管理電路中常用的一種直流穩(wěn)壓器,具有輸出穩(wěn)定、易集成和低噪聲等優(yōu)點。傳統(tǒng)結(jié)構(gòu)LDO需要在輸出端外接分立電容來保證LDO的穩(wěn)定性和瞬態(tài)特性,不利于系統(tǒng)芯片集成度的提高。無片外電容LDO(Capacitor-less LDO,CL-LDO)避免了外接分立器件,但其穩(wěn)定性和瞬態(tài)響應(yīng)的優(yōu)化成為了設(shè)計難點。本文面向"5G高速數(shù)據(jù)轉(zhuǎn)換接口"芯片,擬設(shè)計一種無片外電容的快速響應(yīng)LDO,以滿足芯片內(nèi)部電源管理模塊的要求。本文CL-LDO主要由電壓基準(zhǔn)電路、誤差放大器、反饋網(wǎng)絡(luò)以及瞬態(tài)響應(yīng)優(yōu)化電路四個模塊組成,重點針對CL-LDO的穩(wěn)定性差、響應(yīng)速度慢的缺點進行改進,具體方案包括:1.為了提高CL-LDO的瞬態(tài)響應(yīng),本文提出了一種新型的CL-LDO瞬態(tài)響應(yīng)優(yōu)化電路。通過引入輔助的快速檢測和調(diào)整回路,根據(jù)檢測到的LDO輸出上沖或下沖電壓,自適應(yīng)地動態(tài)調(diào)整輸出驅(qū)動電流的大小,進而提高對負(fù)載的響應(yīng)速度,并且能夠減小LDO的輸出過沖和下沖電壓。2.在誤差放大器的設(shè)計上,本文采用兩級運放結(jié)構(gòu)來實現(xiàn)基準(zhǔn)電壓和反饋電壓的比較和放大。相比其它類型的結(jié)構(gòu),兩級運放在滿足電壓增益要求的前提下更容易提供合適的輸出擺幅。在環(huán)路穩(wěn)定性方面,本文采用帶調(diào)零電阻的密勒補償來保證整個環(huán)路的相位裕度,片內(nèi)補償電容為5 pF。3.本文采用電流求和的溫度補償方式設(shè)計了0.8 V電壓基準(zhǔn)電路,能夠在較寬的溫度范圍內(nèi)為LDO提供穩(wěn)定的參考電壓。在版圖布局方面,運放輸入對管采取對稱布局、偽管保護的方式進行設(shè)計,電阻反饋網(wǎng)絡(luò)采取分段組合、對稱布局以及偽電阻保護等方法進行設(shè)計,以滿足匹配性要求。整個電路基于65nm CMOS工藝設(shè)計實現(xiàn),采用Cadence工具進行電路設(shè)計、版圖設(shè)計和仿真。本文設(shè)計的CL-LDO有源面積為160μm×130μm,輸入電壓為1.5～2.5 V,輸出電壓為1.2 V,最大輸出驅(qū)動電流為10 mA,最低壓差電壓為300 mV。在輸入電壓為2.5 V的空載條件下,靜態(tài)電流為87μA。通過采取本文提出的瞬態(tài)響應(yīng)優(yōu)化電路,當(dāng)負(fù)載電流以1μs的上升和下降時間在100μA～10mA之間轉(zhuǎn)換時,本文CL-LDO輸出過沖電壓和下沖電壓分別從原來的68 mV和94 mV減小到22 mV左右,輸出電壓在1.04 μs時間內(nèi)即可穩(wěn)定到0.5%的精度范圍。
[Abstract]:The development of integrated circuit design level has promoted the rapid development of wireless communication, mobile Internet and Internet of things, which requires more and more modules and functions of on-chip system integration. This also makes the system chip internal power management technology becomes particularly important. Low-Dropout regulator (LDO) is a kind of DC voltage regulator commonly used in power management circuits. It has the advantages of stable output, easy integration and low noise. The conventional LDO requires a discrete capacitor outside the output to ensure the stability and transient characteristics of the LDO, which is not conducive to the improvement of the integrated level of the system chip. Non-chip capacitive LDO (Capacitor-less LDO CL-LDO) avoids external discrete devices, but the optimization of its stability and transient response becomes difficult. In this paper, a fast response LDO without off-chip capacitance is designed for the "5G high-speed data conversion interface" chip to meet the requirements of the internal power management module of the chip. In this paper, CL-LDO is mainly composed of four modules: voltage reference circuit, error amplifier, feedback network and transient response optimization circuit. In order to improve the transient response of CL-LDO, a novel CL-LDO transient response optimization circuit is proposed in this paper. By introducing the auxiliary fast detection and adjusting loop, according to the detected LDO output upburst or downburst voltage, the output driving current can be adjusted adaptively and the response speed to the load can be improved. And it can reduce the output overshoot and undershoot voltage of LDO. In the design of error amplifier, a two-stage operational amplifier structure is used to compare and amplify the reference voltage and feedback voltage. Compared with other types of structures, two-stage operation is easier to provide a suitable output swing on the premise of satisfying the voltage gain requirements. In the aspect of loop stability, Miller compensation with zero adjustable resistance is used to ensure the phase margin of the whole loop. The compensation capacitance is 5 pF.3. In this paper, a 0.8 V voltage reference circuit is designed by means of temperature compensation of current summation, which can provide a stable reference voltage for LDO in a wide temperature range. In the layout aspect, the operational amplifier input adopts the symmetrical layout, the pseudotube protection is designed, the resistive feedback network is designed by the piecewise combination, the symmetrical layout and the pseudoresistor protection, so as to meet the matching requirements. The whole circuit is implemented on the basis of 65nm CMOS process design, and the circuit design, layout design and simulation are carried out with Cadence tool. The designed CL-LDO active area is 160 渭 m 脳 130 渭 m, the input voltage is 1.5 V / 2.5 V, the output voltage is 1.2 V, the maximum output driving current is 10 Ma, and the lowest voltage difference voltage is 300 MV. When the input voltage is 2.5 V, the static current is 87 渭 A. By adopting the transient response optimization circuit proposed in this paper, when the load current is converted between 100 渭 A~10mA and 1 渭 s, the output overshoot voltage and downshoot voltage of CL-LDO are reduced from 68mV and 94mV to about 22mV, respectively. The output voltage can be stabilized to a precision range of 0.5% in 1.04 渭 s.
【學(xué)位授予單位】：西安郵電大學(xué)
【學(xué)位級別】：碩士
【學(xué)位授予年份】：2017
【分類號】：TM44

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本文編號：2068469