【摘要】：當前網(wǎng)絡面臨著接入流量大,安全態(tài)勢嚴峻的挑戰(zhàn)。而同時,人們對網(wǎng)絡通信設備的吞吐率、傳輸時延、安全性和CPU資源占用率這四個方面優(yōu)化的需求日益增長。因此,需要引入一套支持數(shù)據(jù)轉(zhuǎn)發(fā)、安全隔離、卸載CPU部分業(yè)務的網(wǎng)絡通信系統(tǒng)以解決上述問題。針對當前研究現(xiàn)狀及應用需求,本文自主設計了一套基于ZYNQ的萬兆以太網(wǎng)轉(zhuǎn)發(fā)隔離系統(tǒng)。該系統(tǒng)解決了高速電路系統(tǒng)的SI/PI/EMI、以太網(wǎng)與PCIe協(xié)議邏輯實現(xiàn)等實際問題。支持四路萬兆以太網(wǎng)隊列轉(zhuǎn)發(fā)、以太網(wǎng)數(shù)據(jù)的接入控制隔離、主機數(shù)據(jù)的DMA事務轉(zhuǎn)發(fā)這三個核心業(yè)務。本文自主設計的高速數(shù)字系統(tǒng)包括了ZYNQ處理器、萬兆以太網(wǎng)SFP+接口、PCIe通信接口、三速以太網(wǎng)模塊、內(nèi)存(DDR3 1600/1066Mbps)、存儲器(QSPI FLASH/SD Slot/SATA)等硬件模塊。完成了45頁原理圖、1449個元器件的布局布線、17路分布式電源、關鍵信號完整性仿真、單板測試等工作。解決了最高10Gbps速率信號完整性、整板電源完整性等硬件設計問題。同時,圍繞上述三個核心業(yè)務,自主設計了該系統(tǒng)的邏輯和部分軟件。結(jié)合AXI-Stream和AXI-Lite總線設計可編程邏輯頂層架構(gòu)。一、針對隊列轉(zhuǎn)發(fā),結(jié)合優(yōu)先級隊列和循環(huán)調(diào)度隊列實現(xiàn)了四路數(shù)據(jù)調(diào)度,模擬網(wǎng)絡測試得最大轉(zhuǎn)發(fā)時延可達6.09μs~9.94μs,總吞吐率理論可達4.3Gbps~9.4Gbps。二、針對安全隔離,配合ZYNQ的操作系統(tǒng)端網(wǎng)絡配置,實現(xiàn)了設備接入控制和隔離,符合《信息安全技術,單機防入侵產(chǎn)品安全功能要求》的規(guī)定。三、針對DMA事務轉(zhuǎn)發(fā),解決了PCIe讀完成包亂序重排、DMA數(shù)據(jù)緩存、TCP精簡協(xié)議業(yè)務等問題,實現(xiàn)了傳輸帶寬523.5MB/s,資源占用率低于20%(i7-7700K)的指標。綜上,本文系統(tǒng)解決了高速數(shù)字電路系統(tǒng)設計、協(xié)議實現(xiàn)、邏輯和時序優(yōu)化等難點,具有設備兼容、軟硬件協(xié)同、相對獨立的安全隔離、多功能集成等特點。
【學位授予單位】：華東師范大學
【學位級別】：碩士
【學位授予年份】：2019
【分類號】：TP393.11
【圖文】：

AXI雙向握手

寫 讀主從 主從圖 2- 7AXI-Lite 讀寫流程 AXI-Stream 總線：其信號如圖 2-8，為了保證高吞吐和低延時，取消了地址映射的概念，只進行突發(fā)數(shù)據(jù)的傳輸。Valid 信號表示主設備數(shù)據(jù)有效，Ready 信號表示從設備準備完畢，（圖中恒為 1），Keep 信號用來指示數(shù)據(jù)每 8字節(jié)數(shù)據(jù)中有多少個有效數(shù)據(jù)（圖中 03 表示后 2 個字節(jié)有效），Last 信號指示數(shù)據(jù)末尾，通過 Keep 和 Last 信號可計算數(shù)據(jù)包長度。

（I） （II）圖 3- 2 ZYNQ 引腳分布如圖 3-2(I)，結(jié)合 Bank 分布可以看到，ZYNQ 的 I/O 分為 4 種：（1）HR：于各種電平連接，最高可支持 3.3V 電平和 24mA 驅(qū)動的 LVCMOS18 和 LVTTL輸出。對應 ZYNQ 處理器中的 Bank9、Bank10、Bank11、Bank12、Bank13；2）HP：用于高速外部存儲連接，最高可支持 1.8V 電平，數(shù)控阻抗。對應 ZYNQ理器中 Bank33、Bank34、Bank35；（3）GTX 用于高速串行 SERDES 接口設，比如 SFP+、PCIe、SATA 等高速差分信號接入和解串。對應 ZYNQ 處理器 Bank109、Bank110、Bank111、Bank112；（4）PS I/O 用于 PS 端基礎外設的連，其 I/O 一般具有固定的功能和對應的模塊。對應 ZYNQ 處理器中 Bank500、nk501、Bank502。如圖 3-2(II)是該芯片在 Vivado 中綜合出的引腳分布圖。原理圖設計中，各個 Bank 工作電平、連接的模塊、接口功能如表 3-1。

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本文編號：2765115