發(fā)布時(shí)間：2017-10-31 09:24

  本文關(guān)鍵詞：10G背板以太網(wǎng)物理編碼子層的設(shè)計(jì)與驗(yàn)證

  更多相關(guān)文章： 以太網(wǎng) 物理編碼子層 64B/66B 加擾 變速箱 邏輯綜合

【摘要】：以太網(wǎng)是基于數(shù)據(jù)幀傳輸?shù)挠?jì)算機(jī)局域網(wǎng)。隨著以太網(wǎng)技術(shù)的不斷發(fā)展,以太網(wǎng)技術(shù)的應(yīng)用由最初的局域網(wǎng)(Local Area Network, LAN)已經(jīng)擴(kuò)展到了城域網(wǎng)(Metropolitan Area Network, MAN)和廣域網(wǎng)(Wide Area Network, WAN)。10G以太網(wǎng)技術(shù)作為以太網(wǎng)領(lǐng)域的先進(jìn)技術(shù),具有廣泛的發(fā)展前景,但是國(guó)內(nèi)在該領(lǐng)域的研究還處于初步階段。因此,10G以太網(wǎng)IP設(shè)計(jì)具有重大意義。本文根據(jù)IEEE Std 802.3ap協(xié)議標(biāo)準(zhǔn),在分析10GBASE-KR物理編碼子層(Physical Coding Sublayer, PCS)的功能和設(shè)計(jì)指標(biāo)的基礎(chǔ)上,完成了整個(gè)PCS子層的前端設(shè)計(jì)。PCS子層主要功能是將MAC層傳輸?shù)臄?shù)據(jù)幀,添加校驗(yàn)碼、編碼以及轉(zhuǎn)換之后發(fā)送到PMA子層；同時(shí)將PMA子層的數(shù)據(jù)經(jīng)過轉(zhuǎn)換、解碼以及校驗(yàn)修改后發(fā)送到MAC層。主要包括CRC8插入與移除模塊、64B/66B編解碼模塊、加解擾和變速箱等模塊。首先,在仔細(xì)研究IEEE Std 802.3協(xié)議的基礎(chǔ)上,重點(diǎn)分析了PCS子層的功能和設(shè)計(jì)指標(biāo),并提出了PCS子層的設(shè)計(jì)架構(gòu)。其次,采用自頂向下和模塊化設(shè)計(jì)方法完成每個(gè)子模塊的設(shè)計(jì)。CRC8插入模塊和CRC8移除模塊,是背板以太網(wǎng)PCS子層的特有模塊,主要作用是支持?jǐn)?shù)據(jù)幀在電子板傳輸過程的錯(cuò)誤保護(hù),采用混合并行CRC8校驗(yàn)碼生成方式,簡(jiǎn)化電路結(jié)構(gòu)并保證數(shù)據(jù)傳輸?shù)倪B續(xù)性；64B/66B編解碼器采用邏輯運(yùn)算實(shí)現(xiàn)方法,將編解碼過程分為兩個(gè)部分,根據(jù)輸入數(shù)據(jù)判斷數(shù)據(jù)塊的類型,再根據(jù)編解碼規(guī)則完成數(shù)據(jù)的編解碼過程,與查表法相比,減少了電路的面積和功耗：變速箱電路包括發(fā)送通道變速箱和接收通道變速箱,由數(shù)據(jù)轉(zhuǎn)換、異步FIFO和控制電路構(gòu)成,與傳統(tǒng)方法相比減小電路面積(需要額外528位存儲(chǔ)單元)有效地避免電路亞穩(wěn)態(tài),并減小電路延遲;發(fā)送電路、接收電路和同步頭與誤碼率檢測(cè)模塊采用有效狀態(tài)機(jī)完成,提高了電路的工作效率。最后,完成PCS子層的仿真與驗(yàn)證。根據(jù)PCS子層的功能特征搭建驗(yàn)證平臺(tái),完成整個(gè)PCS子層設(shè)計(jì)的模塊級(jí)和系統(tǒng)級(jí)功能驗(yàn)證以及回環(huán)測(cè)試；完成了整個(gè)PCS子層的FPGA驗(yàn)證,驗(yàn)證結(jié)果表明所有的設(shè)計(jì)都實(shí)現(xiàn)了PCS子層的功能要求。另外,基于SMIC 40nm CMOS工藝完成PCS子層邏輯綜合,結(jié)果表明PCS子層工作頻率能達(dá)到232.56MHz。
【關(guān)鍵詞】：以太網(wǎng) 物理編碼子層 64B/66B 加擾 變速箱 邏輯綜合
【學(xué)位授予單位】：中國(guó)科學(xué)技術(shù)大學(xué)
【學(xué)位級(jí)別】：碩士
【學(xué)位授予年份】：2016
【分類號(hào)】：TP393.11
【目錄】：

• 摘要5-6
• ABSTRACT6-11
• 第1章 緒論11-15
• 1.1 課題背景11-12
• 1.1.1 以太網(wǎng)簡(jiǎn)介11
• 1.1.2 國(guó)內(nèi)外研究動(dòng)態(tài)11-12
• 1.2 課題研究的目的與意義12-13
• 1.3 論文的研究?jī)?nèi)容13
• 1.4 論文組織結(jié)構(gòu)13-15
• 第2章 10G背板以太網(wǎng)PCS子層協(xié)議的研究15-25
• 2.1 10G背板以太網(wǎng)體系結(jié)構(gòu)15-16
• 2.2 10GBASE-KR以太網(wǎng)PCS子層的功能16
• 2.3 PCS子層內(nèi)部功能研究16-24
• 2.3.1 PCS數(shù)據(jù)傳輸比特的流程17-18
• 2.3.2 CRC8插入與移除過程18-21
• 2.3.3 64B/66B編解碼21-23
• 2.3.4 數(shù)據(jù)流的加解擾23-24
• 2.3.5 變速箱與碼塊同步24
• 2.4 本章小結(jié)24-25
• 第3章 10G背板以太網(wǎng)PCS子層的邏輯設(shè)計(jì)25-55
• 3.1 PCS子層設(shè)計(jì)指標(biāo)25
• 3.2 PCS子層的設(shè)計(jì)25-27
• 3.2.1 PCS子層的接口描述25-26
• 3.2.2 PCS子層的模塊劃分26-27
• 3.3 發(fā)送通道的設(shè)計(jì)與實(shí)現(xiàn)27-37
• 3.3.1 CRC8插入模塊的設(shè)計(jì)27-32
• 3.3.2 64B/66B編碼模塊的設(shè)計(jì)32-34
• 3.3.3 發(fā)送狀態(tài)機(jī)34-36
• 3.3.4 加擾碼模塊的設(shè)計(jì)36-37
• 3.4 接收通道的設(shè)計(jì)與實(shí)現(xiàn)37-48
• 3.4.1 同步頭與BER檢測(cè)模塊的設(shè)計(jì)38-42
• 3.4.2 解擾碼模塊的設(shè)計(jì)42-43
• 3.4.3 64B/66B解碼模塊的設(shè)計(jì)43-44
• 3.4.4 接收狀態(tài)機(jī)44-46
• 3.4.5 CRC8移除模塊的設(shè)計(jì)46-48
• 3.5 變速箱的設(shè)計(jì)與實(shí)現(xiàn)48-51
• 3.6 FIFO的設(shè)計(jì)51-53
• 3.7 本章小結(jié)53-55
• 第4章 10G背板以太網(wǎng)PCS子層的仿真與驗(yàn)證55-77
• 4.1 驗(yàn)證方案55-58
• 4.1.1 功能驗(yàn)證的原理與流程55-56
• 4.1.2 搭建驗(yàn)證平臺(tái)56-58
• 4.2 系統(tǒng)仿真驗(yàn)證結(jié)果分析58-69
• 4.2.1 發(fā)送通道仿真驗(yàn)證結(jié)果分析58-63
• 4.2.2 接收通道仿真驗(yàn)證結(jié)果分析63-68
• 4.2.3 回環(huán)測(cè)試68-69
• 4.3 邏輯綜合以及結(jié)果分析69-71
• 4.4 FPGA驗(yàn)證71-75
• 4.4.1 Xilinx VC709開發(fā)板71-72
• 4.4.2 FPGA驗(yàn)證與結(jié)果分析72-75
• 4.5 本章小結(jié)75-77
• 第5章 總結(jié)與展望77-81
• 5.1 總結(jié)77-78
• 5.2 展望78-81
• 參考文獻(xiàn)81-85
• 致謝85-87
• 在讀期間發(fā)表的學(xué)術(shù)論文與參與項(xiàng)目87

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本文編號(hào)：1121746