本文關鍵詞：ALICEITS中MAPS探測器的數(shù)據(jù)驅動型讀出電路芯片設計與實現(xiàn)，由筆耕文化傳播整理發(fā)布。

【摘要】：ALICE (A Large Ion Collider Experiment)是歐洲核子研究中心(CERN)大型強子對撞機上的一個重離子探測器,使用質子-質子、質子-核和核-核碰撞,主要用來研究夸克-膠子等離子體(QGP)的性能。ITS (Inner Tracking System)是ALICE探測器中的徑跡探測器之一,是所有探測器中最靠近碰撞頂點的。它像一個龐大的相機一樣記錄每次有效碰撞產(chǎn)生的粒子衰變點的位置信息,而精確探測粒子的衰變位置需要具有高位置分辨的圖像傳感器和高速數(shù)據(jù)讀出電路。然而商用圖像傳感器芯片不具有抗輻照能力,不能用于高能物理實驗。究其原因是這類傳感器芯片的設計目標是探測可見光,而高能粒子會穿透傳感器芯片,破壞硅晶格,影響電路性能。因此必須設計專用的、抗輻照的粒子探測傳感器芯片。隨著LHC加速器能量和亮度的不斷提升,ALICE中的多個探測器將在LS2 (Long Shutdown 2)期間,即2018-2019年,完成升級安裝工作。此次升級的物理目標對其中的ALICE ITS探測器和讀出電路也提出了更高要求,主要體現(xiàn)在以下幾個方面：首先單像素面積由50 μm*450 μm減小到30 μm*30 μm,且傳感器芯片的功耗密度小于100 mW/cm2;其次對重離子碰撞事件的讀出速率由當前的1KHz提高到50 KHz(鉛-鉛)和200 KHz(質子-質子),因此單像素積分時間或傳感器芯片陣列的讀出時間應小于30μs；最后抗輻照能力要求達到1013 neq/cm2。然而,目前僅有的2014年安裝在美國STAR實驗中的MAPS類型徑跡探測器芯片ULTIMATE,其積分時間、功耗密度和抗輻照能力分別約為190 μs,130 mW/cm2和1012 neq/cm2,不能滿足ITS升級要求。本文的主要研究工作就是探索ALPIDE (ALice Pixel DEtector)像素傳感器芯片中新的讀出電路結構,以期達到或超越上述ITS升級指標。ALPIDE的讀出電路設計中將單像素的積分時間和像素陣列的讀出時間分開考慮,前者主要由像素前端放大電路的積分時間決定(一般幾個μs),后者則由陣列的讀出結構決定。對于前端放大電路,本文提出用單級n阱式PNP型晶體管放大器代替?zhèn)鹘y(tǒng)的多級CMOS管放大器,從而減小其輸入電容,提高放大器輸出信號幅度,進而實現(xiàn)直接驅動數(shù)字電路。該方法在提高放大器信噪比的同時能有效減小像素面積并降低功耗。輻照測試結果顯示,其抗X-ray輻照能力可達5000 Krad而抗非電離輻射的能力略顯不足。在減小單像素積分時間上,與前端電路積分時間相比,降低陣列讀出時間有更大的空間。本文提出并實現(xiàn)了OrthoPix和AERD兩種不同的芯片陣列讀出結構,測試比較了各自性能,找到在滿足減小陣列讀出時間并降低功耗的前提下各自的應用方向。兩種電路結構技術描述如下：OrthoPix讀出結構采用四維投射技術實現(xiàn)非零數(shù)據(jù)壓縮。該壓縮方法的出發(fā)點是由于MAPS單像素面積小、幀像素多,每幀擊中率一般為千分之幾或更低,因此只讀出被擊中像素地址的非零數(shù)據(jù)壓縮技術,可以有效減小像素陣列的讀出時間并降低功耗。OrthoPix芯片最大的優(yōu)勢是單像素面積為10 μm*10 μm,位置分辨率高,但由于每個像素是模擬輸出,且使用了列級比較器,導致該芯片的功耗密度比我們后期設計的AERD結構略大,在ITS的粒子擊中率條件下,數(shù)據(jù)損耗率約為萬分之二。初步測試結果顯示采用該讀出結構的芯片實現(xiàn)了預期讀出功能,這種讀出結構對于位置分辨率要求高的探測器具有優(yōu)勢,目前該芯片仍在繼續(xù)測試中。AERD讀出電路采用異步時序邏輯電路實現(xiàn)數(shù)據(jù)驅動讀出、用優(yōu)先地址編碼實現(xiàn)非零數(shù)據(jù)壓縮、利用門控傳輸時鐘這三種技術有效減小了陣列讀出時間并同時降低功耗,且與OrthoPix芯片相比,實現(xiàn)了無損數(shù)據(jù)壓縮。本文最主要的貢獻是提出了該讀出電路,并在pALPIDEfs芯片像素陣列中用較小的電路面積成功設計實現(xiàn)了AERD讀出電路結構。該芯片大小為15 mm*30 mm,單像素面積為28 μm*28 μm,整個像素陣列中AERD讀出電路的功耗約為3 mW,像素陣列的功耗密度減小到約28 mW/cm2。在ITS要求的36 hits/cm2粒子擊中率的條件下,該pALPIDEfs芯片陣列全部數(shù)據(jù)讀出時間約3.6μs。對pALPIDEfs芯片的電性能和輻照測試結果顯示,該芯片可以實現(xiàn)99%以上的粒子探測效率,當給電荷收集二極管p級提供-6V的電壓后,能達到ALICE的抗輻照要求。積分時間和功耗密度均比ITS指標要求小一個數(shù)量級,比ULTIMATE傳感器芯片小兩個數(shù)量級,且位置分辨率小于5μm,與ULTIMATE芯片的～4μm相當。由于該芯片性能優(yōu)越,ALICE合作組決定在ITS最終版升級芯片中使用AERD讀出電路結構。
【關鍵詞】：ALICE/ITS MAPS IC設計 數(shù)據(jù)驅動 低功耗 數(shù)據(jù)壓縮
【學位授予單位】：華中師范大學
【學位級別】：博士
【學位授予年份】：2015
【分類號】：TN402
【目錄】：

• 摘要5-7
• Abstract7-18
• 1 Introduction18-22
• 2 ALICE Experiment at LHC22-36
• 2.1 Large Hadron Collider22-25
• 2.2 ALICE experiment25-30
• 2.2.1 ALICE sub-detectors25-28
• 2.2.2 Track finding28-29
• 2.2.3 ALICE physics29-30
• 2.3 Inner Tracking System(ITS)upgrade program30-36
• 2.3.1 Currcnt dctcctor performance and limitations31-32
• 2.3.2 ITS upgrade concept32-36
• 3 Silicon Detectors in High-Energy Particle Physics36-56
• 3.1 Silicon p-n junction36-38
• 3.2 Basic concepts in a particle detector38-45
• 3.2.1 SNR39-40
• 3.2.2 Pile-up40-41
• 3.2.3 Impact parameter resolution41-43
• 3.2.4 Radiation hardness43-45
• 3.3 Silicon sensor technologies45-55
• 3.3.1 Microstrips46-48
• 3.3.2 Planar pixel sensors48
• 3.3.3 DEPFET48-50
• 3.3.4 Charge coupled devices(CCD)50-51
• 3.3.5 Monolithic Active Pixel Sensors(MAPS)51-52
• 3.3.6 SOI52-53
• 3.3.7 3D53-54
• 3.3.8 Conclusion54-55
• 3.4 Pixel detectors for ALICE ITS upgrade55-56
• 4 Monolithic Active Pixel Sensor Technology Characterization56-76
• 4.1 Technology choice57-58
• 4.2 Radiation hardness characterization58-64
• 4.2.1 TID-Total Ionizing Dose58-60
• 4.2.2 SEU-Single Event Upset60-61
• 4.2.3 Explorer prototypes61-64
• 4.2.4 Conclusion64
• 4.3 Bipolar transistors as sensor element64-76
• 4.3.1 Introduction64-66
• 4.3.2 Characterization of the Bipolar transistor66
• 4.3.3 Design report66-68
• 4.3.4 Test results68-74
• 4.3.5 Conclusion74-76
• 5 OrthoPix Readout Chip Implemented and Test results76-100
• 5.1 Pixel sensor matrix readout techniques at present77-83
• 5.1.1 Readout principle in MAPS77-79
• 5.1.2 Data compression in hybrid matrix79-81
• 5.1.3 Data compression in monolithic active pixel matrix81-82
• 5.1.4 Conclusion:comparison with general compression techniques at present82-83
• 5.2 OrthoPix implementation and first test results83-100
• 5.2.1 Principle and hit error estimation of the OrthoPix approach84-87
• 5.2.2 Implementation of the OrthoPix matrix87-90
• 5.2.3. Circuits of the front-end and the column-level comparator90-97
• 5.2.4 Conclusion97-100
• 6 AERD Readout Circuit Implemented in pALPIDEfs for ITS Up-grade100-130
• 6.1 ALPIDE chip development for the ALICE ITS upgrade101-106
• 6.1.1 Small scale prototypes101-103
• 6.1.2 Full scale prototype(pALPIDEfs)architecture103-106
• 6.2 Proposed AERD readout architecture for the pALPIDEfs106-121
• 6.2.1 Principle of the AERD circuit operation108-112
• 6.2.2 Implementation and post simulation results112-115
• 6.2.3 Race condition of this asynchronous AERD circuit115-116
• 6.2.4 Power consumption analysis116-121
• 6.3 Proposed scheme to improve the AERD readout speed121-125
• 6.3.1 Proposed new AERD structure to improve the speed121-124
• 6.3.2 Area estimation of the improved version124-125
• 6.4 Test results of pALPIDEfs125-128
• 6.5 Conclusion128-130
• 7 Summary and Outlook130-134
• 7.1 Summary130-132
• 7.2 Outlook132-134
• Bibliography134-142
• List of publications and activities142-144
• Acknowledgements144-145

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