本文關鍵詞：CMOS工藝靜電保護電路與器件的特性分析和優(yōu)化設計，，由筆耕文化傳播整理發(fā)布。

【摘要】：隨著半導體工藝的發(fā)展,特別是CMOS工藝的特征尺寸不斷減小以及各種新型工藝步驟的引入,半導體器件和電路對電過應力的天然承受能力在持續(xù)下降。而人們對于集成電路更高性能的追求,又使得靜電放電(ESD)保護的設計更加困難。本文主要研究了在微米和納米CMOS技術條件下,電路級和器件級的ESD保護的設計問題。從ESD測試、失效分析、ESD器件研究和電路設計等方面進行了分析研究。主要研究工作和成果如下:1.論文對ESD的一些基本概念進行了闡述,包括產(chǎn)生機理、測試模型、測試方法、失效分析、常用防護手段等方面。2.對ESD防護器件進行研究和改進設計。首先闡述了選用ESD防護器件的基本條件,對幾種常用的ESD防護器件進行說明和對比,分析其優(yōu)缺點和存在問題。然后以當前的研究熱點SCR器件作為主要研究對象,探討了SCR的主要問題,即開啟電壓、維持電壓和寄生參數(shù)。最后,通過仿真對SCR器件進行了優(yōu)化討論。3.設計ESD電源箝位電路。ESD電源箝位電路是ESD防護中的必要一環(huán),本文首先介紹了RC觸發(fā)型箝位電路,分析了RC網(wǎng)絡基本工作原理,推導了RC網(wǎng)絡的時間常數(shù)選取原則。對0.18μm工藝,提出一種雙下拉路徑結構,以減小傳統(tǒng)電路中RC網(wǎng)絡的版圖面積;在90nm工藝下MOSFET柵極漏電問題變得十分顯著并且?guī)砗艽蟮撵o態(tài)漏電,在討論過該問題后,本文提出兩款低漏電的箝位電路設計,一款采用改進型RC網(wǎng)絡,一款利用MOSFET柵極漏電觸發(fā)SCR,均達到了減小漏電的目的。最后研究了電壓觸發(fā)的箝位電路,由于其觸發(fā)效率較低,一般采用反饋來提高觸發(fā)效率,但是這又存在閂鎖問題,本文把RC觸發(fā)和電壓觸發(fā)結合起來,避免了閂鎖問題,又由于此RC網(wǎng)絡經(jīng)過改進,所帶來的版圖面積增加很小。4.高壓容限ESD箝位電路在大規(guī)模SoC中使用很頻繁,由于既要保證相當?shù)男狗拍芰?又要保證防護電路能承受高壓應力,使得它的設計是一個更加復雜的問題。本文首先討論了高壓容限全芯片ESD保護策略,指出已有兩種形式的優(yōu)缺點并加以改進。然后回顧了近年來的多種高壓容限ESD電路,在這些已有技術的基礎上,針對0.18μm工藝對已有技術進行優(yōu)化設計,在90nm工藝下則提出兩款新型電路,其中第一款RC觸發(fā)型是由利用柵極漏電觸發(fā)的電源箝位電路發(fā)展而來,第二款RC觸發(fā)型則不需要Deep N-well工藝步驟。綜上所述,本文以普通的CMOS工藝為基礎,在微米級和納米級尺度下研究了ESD防護器件SCR、電源箝位電路和高壓容限箝位電路,分析了各自存在的問題,并從器件和電路結構上提出一些改進設計,獲得了一些有意義的結果,為相關ESD設計提供了指導。
【關鍵詞】：靜電放電(ESD) ESD測試 可控硅整流器(SCR) 箝位電路
【學位授予單位】：西安電子科技大學
【學位級別】：博士
【學位授予年份】：2015
【分類號】：TN432
【目錄】：

• 摘要5-7
• ABSTRACT7-14
• 符號對照表14-15
• 縮略語對照表15-19
• 第一章 緒論19-31
• 1.1 選題緣由和意義20-23
• 1.2 ESD防護基本原理23-28
• 1.2.1 集成電路ESD防護基本原理23-24
• 1.2.2 全芯片ESD防護策略24-25
• 1.2.3 常見ESD防護手段25-28
• 1.3 本文內容安排28-31
• 第二章 ESD測試、失效分析和工藝影響31-47
• 2.1 靜電放電測試類型31-36
• 2.2 靜電放電測試方案36-40
• 2.2.1 測試模型分類36-38
• 2.2.2 具體測試排列38-39
• 2.2.3 失效判斷標準39-40
• 2.3 失效分析40-43
• 2.3.1 失效分析的重要作用41
• 2.3.2 主要失效現(xiàn)象41-42
• 2.3.3 失效檢測方法42
• 2.3.4 失效分析后對電路的改進42-43
• 2.4 工藝對ESD防護的影響43-46
• 2.4.1 工藝步驟對ESD的影響43-45
• 2.4.2 宏觀電路發(fā)展對ESD的影響45
• 2.4.3 ESD電路和芯片內部電路集成45-46
• 2.5 本章小結46-47
• 第三章 SCR器件研究與設計47-67
• 3.1 ESD保護器件基礎47-49
• 3.2 SCR器件物理49-59
• 3.2.1 雪崩擊穿50-51
• 3.2.2 SCR的開啟電壓51-53
• 3.2.3 SCR的保持電壓53-54
• 3.2.4 襯底觸發(fā)的SCR54-56
• 3.2.5 ESD器件仿真理論56-59
• 3.3 現(xiàn)有SCR改進技術59-63
• 3.3.1 降低觸發(fā)電壓59-60
• 3.3.2 提高保持電壓60-62
• 3.3.3 減小寄生電容62-63
• 3.4 SCR結構優(yōu)化63-65
• 3.5 本章小結65-67
• 第四章 ESD電源箝位電路設計67-93
• 4.1 典型ESD電源箝位電路67-73
• 4.1.1 RC網(wǎng)絡67-70
• 4.1.2 基本RC觸發(fā)的箝位電路70-73
• 4.2 雙下拉路徑ESD電源箝位電路73-76
• 4.3 納米級CMOS工藝的柵極漏電問題76-80
• 4.3.1 MOS結構的柵極漏電76-77
• 4.3.2 低漏電設計思想77-78
• 4.3.3 低漏電設計實例78-80
• 4.4 納米級工藝低漏電ESD電源箝位電路80-84
• 4.4.1 改進RC網(wǎng)絡型箝位電路80-82
• 4.4.2 利用柵極漏電觸發(fā)的箝位電路82-84
• 4.5 電壓觸發(fā)型ESD電源箝位電路84-91
• 4.5.1 傳統(tǒng)電壓觸發(fā)型ESD電源箝位電路84-86
• 4.5.2 改進電壓觸發(fā)型ESD電源箝位電路86-91
• 4.6 本章小結91-93
• 第五章 高壓容限ESD箝位電路設計93-111
• 5.1 高壓容限接.電路及其全芯片ESD防護體系93-96
• 5.2 現(xiàn)有高壓容限ESD箝位電路96-101
• 5.3 0.18微米工藝高壓容限ESD箝位電路設計101-104
• 5.3.1 帶Deep N-well工藝101-103
• 5.3.2 不帶Deep N-well工藝103-104
• 5.4 90nm工藝高壓容限ESD箝位電路設計104-110
• 5.4.1 利用柵極漏電觸發(fā)型105-107
• 5.4.2 不帶Deep N-well型107-110
• 5.5 本章小結110-111
• 第六章 結論和展望111-113
• 6.1 本文的主要貢獻111-112
• 6.2 今后的研究和發(fā)展方向112-113
• 參考文獻113-123
• 致謝123-125
• 作者簡介125-127

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本文編號：398040