三維集成電路技術(shù)目前被認為是超越摩爾定律,持續(xù)實現(xiàn)器件小型化、高密度化、多功能化的首選解決方案。作為三維集成電路封裝的核心技術(shù)之一,硅通孔（Through Silicon Via,TSV）技術(shù)具有非常廣闊的發(fā)展前景。TSV是一種用于芯片之間垂直互連的結(jié)構(gòu),使用TSV進行芯片堆疊可以達到高性能、低功耗、小尺寸的優(yōu)點。但是TSV特殊的多層界面以及高深寬比結(jié)構(gòu),也給TSV帶來諸多可靠性問題。由于TSV中填充材料Cu與基體材料Si之間較大的熱膨脹系數(shù)差異,導致TSV結(jié)構(gòu)在經(jīng)歷溫度變化的過程中發(fā)生TSV-Cu相對于基體的脹出現(xiàn)象以及結(jié)構(gòu)中的空洞產(chǎn)生現(xiàn)象。Cu脹出會導致TSV與周圍結(jié)構(gòu)之間界面的變形與分離,TSV結(jié)構(gòu)中空洞的產(chǎn)生會造成結(jié)構(gòu)的性能降低甚至開路,因此對熱載荷作用下的Cu脹出機制以及空洞產(chǎn)生機制的研究是本文的兩個研究重點。此外本文還研究了TSV結(jié)構(gòu)在高電流密度下的電遷移可靠性問題,分析了電遷移小丘及空洞的產(chǎn)生機制。本論文的主要研究內(nèi)容與結(jié)論如下:1.通過對不同熱載荷條件下TSV結(jié)構(gòu)顯微形貌演變的分析,研究了TSVCu的脹出機制。選取250°C、350°C和450°C的熱載荷峰值溫度以及高... 

【文章來源】：北京工業(yè)大學北京市 211工程院校

【文章頁數(shù)】：131 頁

【學位級別】：博士

【部分圖文】：

集成電路的發(fā)展[1]

2圖 1-2 摩爾定律以及超越摩爾定律[1]Fig. 1-2 Moore’s law and more than Moore’s law[1]維集成封裝技術(shù)及其可靠性問題集成技術(shù)是把不同功能的芯片或結(jié)構(gòu)，通過堆疊和過孔互連等使其在 Z 軸方向上形成立體集成和信號連通的三維立體堆疊加的主要優(yōu)勢有較小的尺寸和質(zhì)量，不同種類技術(shù)在單個封裝的和功耗的降低等。這種技術(shù)使得電子產(chǎn)品的密度更高，功能更相對成本卻更低。并且可以顯著提高信號的傳遞速度、降低功率電子設(shè)備的小型化和多功能化，滿足日新月異的發(fā)展要求。

圖 1-3 3D 集成技術(shù)[1]Fig. 1-3 3D Integrated Circuit technology[1]3D 集成，如圖 1-3 所示，包括 3DIC 封裝、3DIC 集成和 3DSi 集成三個方面[1]。其中 3DIC 封裝主要有兩種形式：基于引線鍵合技術(shù)的芯片堆疊與封裝堆疊。3DIC 封裝技術(shù)成熟，且具有高良率、低成本、高可靠性的特點，是已經(jīng)進行成功商業(yè)化并達到大規(guī)模生產(chǎn)的 3D 集成技術(shù)。然而隨著集成電路的不斷發(fā)展，3DIC 封裝技術(shù)已經(jīng)不能滿足人們在低功耗、高帶寬、高性能以及高密度集成電路領(lǐng)域的需求，基于硅通孔（ThroughSiliconVia,TSV）技術(shù)的 3DIC 集成和 3DSi 集成應(yīng)運而生。3D IC 集成和 3D Si 集成可以實現(xiàn)芯片到芯片（Chip to Chip,C2C）、芯片到晶圓（ChiptoWafer,C2W）以及晶圓到晶圓（WafertoWafer,W2W）的晶圓級垂直封裝，由于使用了 TSV 互連形式，堆疊后的 3D 集成電路具有更好的電性能、更低的功耗、更寬的數(shù)據(jù)寬帶、更高的密度、更小的尺寸以及更輕的質(zhì)量。3D IC 集成與 3D Si 集成的區(qū)別在于，3D IC 集成是指利用 TSV 和倒裝微凸點進行芯片堆疊，而 3DSi 集成則希望只利用 TSV 進行芯片堆疊。其中 3DSi


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