發(fā)布時間：2017-05-04 01:00

  本文關(guān)鍵詞：移動智能終端SoC高層抽象級性能評估研究，由筆耕文化傳播整理發(fā)布。

【摘要】：隨著系統(tǒng)芯片硬件復(fù)雜度和軟件復(fù)雜度的不斷提升,以及設(shè)計周期的逐漸縮短,高層抽象級性能評估是SoC高效設(shè)計實現(xiàn)的關(guān)鍵。通過硅前軟硬協(xié)同性能評估,在設(shè)計初期判斷設(shè)計方案的應(yīng)用性能并進(jìn)行相應(yīng)的優(yōu)化,減少迭代并降低風(fēng)險。論文針對移動智能終端SoC高層抽象級性能評估,重點研究兩個關(guān)鍵環(huán)節(jié)：1)軟件負(fù)載：從海量的應(yīng)用程序中篩選有限個數(shù)代表性程序,構(gòu)造通用處理應(yīng)用測試集：2)硬件模型：建立SoC最小系統(tǒng)(包括微處理器、DRAM存儲子系統(tǒng)等)的性能分析模型。論文主要創(chuàng)新成果如下：1、提出了基于遺傳算法的測試集代表性子集提取方法。代表性子集提取的難點在于使用有限個數(shù)測試程序有效覆蓋應(yīng)用程序負(fù)載特性(使用CPI平均誤差作為衡量指標(biāo))。論文采用遺傳算法提取代表性最優(yōu)子集,與傳統(tǒng)基于聚類算法的子集提取方法相比,不容易陷入局部最優(yōu)且對噪聲數(shù)據(jù)不敏感,提取的子集代表性更高,CPI平均誤差約降低16%。2、提出了基于指令非依賴度分布的微處理器程序執(zhí)行時間與訪存延時關(guān)系模型。訪存延時對于程序執(zhí)行時間的影響是準(zhǔn)確評估性能的關(guān)鍵,傳統(tǒng)模型認(rèn)為兩者線性相關(guān),存在較大誤差。論文揭示了兩者之間存在非線性相關(guān)性的機(jī)理,即部分指令不依賴訪存請求完成、可以獨立并發(fā)執(zhí)行且并行度與訪存延時相關(guān),進(jìn)而建立了基于指令非依賴度分布的程序執(zhí)行時間與訪存延時關(guān)系模型,與傳統(tǒng)線性模型相比,誤差由14.43%降低到2.03%。3、提出了基于訪存請求服務(wù)窗口的DRAM存儲系統(tǒng)訪存延時分析模型。訪存延時是存儲系統(tǒng)的關(guān)鍵性能指標(biāo),具有動態(tài)特性且受眾多因素影響,難以準(zhǔn)確評估。當(dāng)前研究普遍采用排隊論建立訪存延時分析模型,基于訪存請求到達(dá)間隔符合特定分布的假設(shè),適用范圍有限,部分環(huán)境中最大誤差高達(dá)34.82%。論文發(fā)現(xiàn)了訪存請求排隊延時與存儲器忙碌時間的相關(guān)性,基于訪存請求服務(wù)窗口建立了訪存延時分析模型,擺脫了訪存請求到達(dá)間隔分布的假設(shè)。與傳統(tǒng)模型相比,誤差從34.82%降低到11.93%。綜上,論文實現(xiàn)了面向移動智能終端SoC通用處理應(yīng)用的軟件代表性測試程序提取和硬件高層抽象級建模,基于兩者的SoC性能評估方法應(yīng)用于一款“核高基”科技重大專項課題目標(biāo)移動智能終端SoC的研發(fā)過程,評估不同訪存通道配置、不同工作頻率等多種待選設(shè)計方案的性能,評估結(jié)果與實測一致,從而為設(shè)計決策提供幫助。
【關(guān)鍵詞】：系統(tǒng)芯片 高層抽象級性能評估 基準(zhǔn)測試程序 分析模型 存儲系統(tǒng)
【學(xué)位授予單位】：東南大學(xué)
【學(xué)位級別】：博士
【學(xué)位授予年份】：2015
【分類號】：TN47
【目錄】：

• 摘要4-5
• Abstract5-9
• 第一章 緒論9-15
• 1.1 研究背景和意義9-11
• 1.2 論文主要工作和創(chuàng)新點11-13
• 1.2.1 主要工作11-12
• 1.2.2 創(chuàng)新點12-13
• 1.3 論文組織結(jié)構(gòu)13-15
• 第二章 SoC硅前性能評估方法研究綜述15-37
• 2.1 測試程序相關(guān)研究15-27
• 2.1.1 測試程序與測試集簡介15-19
• 2.1.2 測試集子集提取相關(guān)研究19-27
• 2.2 性能分析模型相關(guān)研究27-35
• 2.3 本章小結(jié)35-37
• 第三章 SoC通用處理應(yīng)用測試集研究37-59
• 3.1 測試集代表性子集提取概述37-38
• 3.2 微架構(gòu)無關(guān)負(fù)載分析方法研究38-45
• 3.2.1 微架構(gòu)無關(guān)負(fù)載特性定義39-42
• 3.2.2 微架構(gòu)無關(guān)負(fù)載特性獲取42-45
• 3.3 代表性最優(yōu)子集提取方法研究45-51
• 3.4 測試集代表性子集提取流程與結(jié)果51-57
• 3.4.1 原始測試集說明51
• 3.4.2 測試程序特性分析51
• 3.4.3 測試集代表性子集提取51-55
• 3.4.4 測試集子集代表性驗證55-57
• 3.5 本章小結(jié)57-59
• 第四章 SoC硬件性能分析模型研究59-105
• 4.1 SoC基礎(chǔ)架構(gòu)簡介59-63
• 4.2 微處理器性能分析模型63-67
• 4.2.1 微處理器性能分析模型簡介63-66
• 4.2.2 微處理器性能分析模型建立66-67
• 4.3 微處理器程序執(zhí)行時間與訪存延時關(guān)系模型67-81
• 4.3.1 存儲級并行度68-70
• 4.3.2 分離的訪存請求(MLP=1)70-76
• 4.3.3 交疊的訪存請求(MLP>1)76-81
• 4.4 存儲系統(tǒng)訪存延時分析模型81-104
• 4.4.1 目標(biāo)存儲系統(tǒng)簡介81-85
• 4.4.2 訪存請求服務(wù)流程分析85-90
• 4.4.3 存儲器忙碌時間分析方法90-98
• 4.4.4 存儲系統(tǒng)訪存延時分析模型98-104
• 4.5 本章小結(jié)104-105
• 第五章 SoC性能評估方法驗證與應(yīng)用105-125
• 5.1 驗證環(huán)境設(shè)計105-109
• 5.2 存儲系統(tǒng)訪存延時分析模型驗證109-119
• 5.2.1 存儲系統(tǒng)訪存延時分析模型驗證109-116
• 5.2.2 存儲系統(tǒng)訪存延時分析模型驗證小結(jié)116-119
• 5.3 微處理器程序執(zhí)行時間與訪存延時關(guān)系模型驗證119-120
• 5.4 基于分析模型的SoC硅前性能評估與實際應(yīng)用120-123
• 5.5 本章小結(jié)123-125
• 第六章 總結(jié)與展望125-127
• 6.1 研究工作的總結(jié)125-126
• 6.2 進(jìn)一步研究的展望126-127
• 致謝127-129
• 參考文獻(xiàn)129-137
• 博士階段獲得的研究成果137-138

  本文關(guān)鍵詞：移動智能終端SoC高層抽象級性能評估研究，由筆耕文化傳播整理發(fā)布。

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本文編號：344051