【摘要】：SOI(Silicon On Insulator,絕緣體上硅)高壓LDMOS(Lateral Double-diffused Metal Oxide Semicondutor,橫向雙擴散金屬氧化物半導(dǎo)體)器件具有低功耗、高頻率、高集成度等特點,廣泛用于智能功率集成電路,如汽車電子、醫(yī)療電子、智能家電和航空航天等領(lǐng)域。相比厚層SOI LDMOS,薄層SOI LDMOS具有良好的工藝兼容性和較少的寄生效應(yīng)。因此,薄層SOI高壓LDMOS在功率集成電路,特別是功率開關(guān)和驅(qū)動集成電路中有著良好的應(yīng)用前景。但是由于背柵偏置的原因,薄層SOI P型高壓LDMOS器件的特性受到嚴重影響,相比N型器件,其RESURF(REduced SURface Field,降低表面電場)效應(yīng)被抑制,較難實現(xiàn)高的耐壓。同時受到介質(zhì)層電場限制,SOI高壓LDMOS器件擊穿電壓很難突破600 V,阻礙了其在更高電壓的集成電路中的應(yīng)用。目前國際上研究集中在3μm以上厚層SOI高壓LDMOS,對1.5μm以下的薄層SOI高壓LDMOS鮮有研究,尤其是P型LDMOS(PLDMOS)。迄今的研究,大部分耐壓模型針對厚層SOI高壓LDMOS,對薄層SOI高壓LDMOS也涉及較少。本文基于電場調(diào)制理論,研究了薄層SOI高壓LDMOS背柵效應(yīng)及耐壓特性,建立了背柵耐壓模型和超薄SOI橫向線性變摻雜(Variation of Lateral Doping,VLD)LDMOS耐壓模型,并提出兩類新的器件結(jié)構(gòu)。主要研究工作如下:1.提出SOI PLDMOS背柵耐壓模型。針對SOI PLDMOS固有的背柵效應(yīng),提出了背柵耐壓模型,給出背柵穿通擊穿的判據(jù)。模型揭示了SOI高壓PLDMOS背柵穿通機理,得到背柵電壓、n阱濃度和pf區(qū)結(jié)深之間的關(guān)系。當穿通擊穿判據(jù)條件滿足時,背柵穿通擊穿就會發(fā)生。該背柵模型適用于所有SOI PLDMOS,具有普適性。同時基于背柵模型,對1.5μm厚SOI PLDMOS耐壓特性進行分析,優(yōu)化結(jié)構(gòu)參數(shù),使其避免發(fā)生背柵穿通。實驗結(jié)果顯示SOI PLDMOS在背柵電壓-200 V時,擊穿電壓達到329 V。2.提出超薄層SOI高壓VLD NLDMOS耐壓模型。針對超薄層SOI高壓VLD NLDMOS,提出了耐壓模型,給出器件的RESURF條件。基于介質(zhì)場增強理論,采用超薄漂移區(qū)來提高硅臨界擊穿電場,從而提高擊穿電壓。基于RESURF條件,對器件耐壓和比導(dǎo)通電阻特性進行研究。實驗結(jié)果顯示,超薄層SOI高壓VLD NLDMOS的漂移區(qū)厚度約為0.15μm,器件耐壓達到644 V,比導(dǎo)通電阻為24.1Ω·mm2。3.提出兩類新的器件結(jié)構(gòu)。基于上述SOI高壓器件縱向耐壓機理,提出了兩類新的器件結(jié)構(gòu)。第一類從增加器件縱向耐壓出發(fā),提出了三種新器件:T-RESURF型SON LDMOS、PSUB型SOI VLD LDMOS和界面電荷島型SOI LDMOS。相比傳統(tǒng)SON結(jié)構(gòu),T-RESURF型SON LDMOS在保持相同耐壓同時,比導(dǎo)通電阻降低了40.8%。第二類提出一種U型槽柵SOI MOSFET,利用積累層來降低比導(dǎo)通電阻,相比常規(guī)槽柵結(jié)構(gòu),比導(dǎo)通電阻降低了83%,突破硅極限。
【學(xué)位授予單位】：電子科技大學(xué)
【學(xué)位級別】：博士
【學(xué)位授予年份】：2015
【分類號】：TN386
【圖文】：

第二章 薄層 SOI 高壓 LDMOS 背柵模型和特性 2-17 所示為薄層 SOI NLDMOS 器件的結(jié)構(gòu)示意圖[108]。器件利用輔助耗盡漂移區(qū)，通過調(diào)節(jié)漂移區(qū)的濃度和長度，在提高關(guān)態(tài)耐導(dǎo)通電阻，從而緩解了 BV 與 Ron,sp的矛盾關(guān)系。此外，漂移區(qū)與一步促進了漂移區(qū)的耗盡。源端和漏端均采用金屬場板或多晶場移區(qū)的表面電場分布，提高器件耐壓。漏端引入緩沖層n-buffer，緣出現(xiàn)電場尖峰，同時降低 kirk 效應(yīng)。器件采用全介質(zhì)隔離，不應(yīng)和漏電流，而且該技術(shù)與厚場氧工藝相兼容，工藝實現(xiàn)簡便、

第二章 薄層 SOI 高壓 LDMOS 背柵模型和特性 2-17 所示為薄層 SOI NLDMOS 器件的結(jié)構(gòu)示意圖[108]。器件利用輔助耗盡漂移區(qū)，通過調(diào)節(jié)漂移區(qū)的濃度和長度，在提高關(guān)態(tài)耐導(dǎo)通電阻，從而緩解了 BV 與 Ron,sp的矛盾關(guān)系。此外，漂移區(qū)與一步促進了漂移區(qū)的耗盡。源端和漏端均采用金屬場板或多晶場移區(qū)的表面電場分布，提高器件耐壓。漏端引入緩沖層n-buffer，緣出現(xiàn)電場尖峰，同時降低 kirk 效應(yīng)。器件采用全介質(zhì)隔離，不應(yīng)和漏電流，而且該技術(shù)與厚場氧工藝相兼容，工藝實現(xiàn)簡便、

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本文編號：2757579