本文關(guān)鍵詞：三維集成電路測試關(guān)鍵技術(shù)研究，，由筆耕文化傳播整理發(fā)布。

【摘要】：三維集成電路通過垂直集成極大地提升了晶體管的集成數(shù)量,被認(rèn)為是能夠延續(xù)摩爾定律的一項(xiàng)重要技術(shù)。相比傳統(tǒng)的線綁定互連,3D IC具有多個顯著的優(yōu)點(diǎn),包括較小的外形尺寸,較高的互連帶寬,較低的功耗以及異構(gòu)集成。據(jù)估計(jì),垂直互連可以減少一半功耗,增加八倍帶寬以及減少35%的存儲器容量。然而,三維集成電路垂直綁定多個晶片,集成度遠(yuǎn)高于二維芯片,但由于封裝管腳只能置于芯片四周,因此3D IC封裝管腳數(shù)與二維芯片基本相同,因此分配給每個模塊的測試資源相對變少,可控制性、可觀察性均下降,使得傳統(tǒng)面向二維芯片的可測試性設(shè)計(jì)不足以測試三維集成電路中的故障。3D IC測試流程中的中間綁定測試是傳統(tǒng)2D IC測試流程中所沒有的測試階段,中間綁定測試流程復(fù)雜且測試時間較長。目前TSV制造工藝尚不成熟,是容易受制造缺陷影響的敏感單元,TSV良率有待提高,而且,TSV數(shù)目較多,隨著堆疊晶片數(shù)量的增加,TSV失效造成的芯片良率損失呈指數(shù)級上升,現(xiàn)有技術(shù)難以有效應(yīng)對三維集成電路測試挑戰(zhàn)。本文針對以上問題,在中間綁定階段考慮三維集成電路的失效概率和失效成本,使用優(yōu)化的堆疊次序提高整個3D IC良率。研究了中間綁定測試優(yōu)化方法,采用整數(shù)線性規(guī)劃解決了3D IC中間綁定測試結(jié)構(gòu)和測試調(diào)度優(yōu)化問題。同時研究了非侵入式硅通孔測試方法,采用脈寬縮減原理測試硅通孔電阻開路故障和泄露故障。本文主要貢獻(xiàn)如下：(1)基于三維集成電路中間綁定測試次序優(yōu)化的良率提升。針對3D IC良率不高的問題,本文提出一種新的重排堆疊方案,通過優(yōu)化中間綁定次序,可以進(jìn)一步提高堆疊良率。3D IC測試流程與2D IC測試流程的主要區(qū)別在于中間綁定測試。通過估計(jì)綁定失效的概率和成本來優(yōu)化中間綁定次序,從而盡可能早地檢測出失效部件。使用3D IC良率模型和成本模型廣泛分析各種工藝參數(shù),如晶片良率、堆疊層數(shù)、TSV冗余度與失效率對重排方案的影響。實(shí)驗(yàn)結(jié)果表明,與現(xiàn)有的順序堆疊相比,本文提出的重排堆疊的失效面積比例只有順序堆疊方式的一半。(2)基于三維集成電路中間綁定測試時間優(yōu)化的測試成本降低。針對3D IC中間綁定測試時間過長問題,提出一種中間綁定測試時間優(yōu)化方案。中間綁定測試能夠更早地檢測出3DIC綁定過程中晶圓減薄、TSV對齊、綁定等工藝引入的缺陷,但在3D IC測試流程中增加中間綁定測試會導(dǎo)致測試時間劇增,因此必須對中間綁定測試的測試時間進(jìn)行優(yōu)化。在測試時間優(yōu)化的過程中需要綜合考慮多種約束條件。已有的3D IC測試文章大都只考慮了某一方面的約束,要么只考慮了測試TSV個數(shù)約束、要么只考慮了測試功耗約束、要么測試管腳假設(shè)不合理,研究得不夠全面透徹。綜合考慮多種約束條件,采用形式化的、嚴(yán)格推導(dǎo)的整數(shù)線性規(guī)劃優(yōu)化模型,在測試TSV、測試管腳、測試功耗等約束條件下,解決3D IC的測試時間優(yōu)化問題,最優(yōu)化中間綁定測試時間,從而降低測試成本。(3)基于脈寬縮減的綁定前TSV測試研究。針對硅通孔良率不高,綁定前測試訪問困難等難題,提出一種基于脈寬縮減的綁定前硅通孔測試方案�；诿}寬縮減原理提出一種非侵入式的綁定前TSV測試方法來檢測電阻開路故障和泄露故障。TSV中的缺陷不僅會導(dǎo)致TSV網(wǎng)絡(luò)中傳輸延遲出現(xiàn)波動,同時也會影響跳變延遲的變化。把TSV看作是驅(qū)動門的容性負(fù)載,遍歷環(huán)狀縮減單元的脈沖將會一直被縮減,直到該脈沖消失。將脈沖的縮減量數(shù)字化為一個數(shù)字碼并與預(yù)期無故障信號的數(shù)字碼進(jìn)行比較。使用HSPICE在45納米CMOS集成電路工藝庫下模擬故障檢測實(shí)驗(yàn)。實(shí)驗(yàn)結(jié)果表明本文方案測試精度高、故障檢測范圍廣且具有很高的靈活性,能夠檢測到200歐姆以上的電阻開路故障,以及等效泄露電阻400兆歐以下的泄露故障。該方法的可測試性設(shè)計(jì)面積開銷相比于實(shí)際的晶片可以忽略不計(jì)。
【關(guān)鍵詞】：集成電路測試 可測試性設(shè)計(jì) 內(nèi)建自測試 三維集成電路 硅通孔
【學(xué)位授予單位】：合肥工業(yè)大學(xué)
【學(xué)位級別】：博士
【學(xué)位授予年份】：2015
【分類號】：TN407
【目錄】：

• 致謝8-10
• 摘要10-12
• ABSTRACT12-19
• 縮寫對照表19-20
• 第一章 緒論20-30
• 1.1 研究背景與意義20-21
• 1.2 研究動機(jī)：3D IC測試技術(shù)的主要問題與挑戰(zhàn)21-23
• 1.2.1 測試流程、成本與資源21-22
• 1.2.2 可測試性設(shè)計(jì)22
• 1.2.3 測試訪問22-23
• 1.2.4 測試功耗23
• 1.3 三維集成電路測試研究現(xiàn)狀及其局限性23-26
• 1.4 研究內(nèi)容及主要貢獻(xiàn)26-28
• 1.4.1 3D IC中間綁定測試次序優(yōu)化26-27
• 1.4.2 3D IC中間綁定測試時間優(yōu)化27-28
• 1.4.3 基于脈寬縮減的綁定前TSV測試研究28
• 1.5 課題來源與論文的組織結(jié)構(gòu)28-30
• 第二章 三維集成電路概述30-42
• 2.1 三維集成電路發(fā)展動力30-33
• 2.1.1 互連延遲30-31
• 2.1.2 存儲器帶寬與時延31-32
• 2.1.3 功耗與噪聲32
• 2.1.4 外形尺寸32-33
• 2.1.5 更低的成本33
• 2.1.6 異構(gòu)集成和電路安全性33
• 2.2 三維集成工藝33-35
• 2.2.1 三維堆疊技術(shù)34
• 2.2.2 三維互連技術(shù)34
• 2.2.3 TSV制造技術(shù)34-35
• 2.2.4 三維綁定技術(shù)35
• 2.3 三維集成電路研究現(xiàn)狀35-40
• 2.3.1 3D IC設(shè)計(jì)36
• 2.3.2 3D IC容錯36-38
• 2.3.3 3D IC散熱38-39
• 2.3.4 3D IC制造成本39
• 2.3.5 3D IC老化測試39-40
• 2.4 三維集成電路面臨的挑戰(zhàn)40-41
• 2.5 本章小結(jié)41-42
• 第三章 三維集成電路測試研究進(jìn)展42-52
• 3.1 3D IC測試技術(shù)概述42-45
• 3.1.1 3D IC綁定前測試技術(shù)42-43
• 3.1.2 3D IC中間綁定測試技術(shù)43-44
• 3.1.3 3D IC綁定后測試技術(shù)44-45
• 3.2 3D IC測試流程優(yōu)化45-46
• 3.3 TSV測試技術(shù)研究概述46-49
• 3.3.1 TSV故障模型46-47
• 3.3.2 基于探針/無接觸探針的TSV測試技術(shù)47-48
• 3.3.3 基于BIST的TSV測試技術(shù)48-49
• 3.4 3D IC測試挑戰(zhàn)49-51
• 3.4.1 測試訪問局限性49-50
• 3.4.2 測試時的熱量威脅50
• 3.4.3 TSV測試技術(shù)挑戰(zhàn)50
• 3.4.4 老化測試研究不足50
• 3.4.5 BIST方法缺點(diǎn)50-51
• 3.5 本章小結(jié)51-52
• 第四章 三維集成電路中間綁定測試次序優(yōu)化52-61
• 4.1 研究動機(jī)與主要貢獻(xiàn)52-53
• 4.2 三維集成電路良率模型和成本模型53-54
• 4.2.1 三維集成電路良率模型53-54
• 4.2.2 三維集成電路成本模型54
• 4.3 考慮綁定失效概率的中間綁定測試次序優(yōu)化54-57
• 4.3.1 三維集成電路測試流程和重排堆疊54-55
• 4.3.2 基于貪婪策略的重排堆疊方案55-56
• 4.3.3 實(shí)驗(yàn)參數(shù)配置56-57
• 4.4 實(shí)驗(yàn)結(jié)果與分析57-60
• 4.4.1 堆疊次序?qū)AR的影響57-58
• 4.4.2 堆疊層數(shù)對FAR的影響58-59
• 4.4.3 TSV冗余度對FAR的影響59-60
• 4.5 本章小結(jié)60-61
• 第五章 三維集成電路中間綁定測試時間優(yōu)化61-75
• 5.1 研究動機(jī)與主要貢獻(xiàn)61-63
• 5.2 中間綁定測試時間建模63-66
• 5.3 基于整數(shù)線性規(guī)劃的中間綁定測試時間優(yōu)化66-69
• 5.4 實(shí)驗(yàn)結(jié)果與分析69-74
• 5.4.1 測試管腳與測試TSV對中間綁定測試時間的影響70-71
• 5.4.2 三維堆疊布局對中間綁定測試時間的影響71-73
• 5.4.3 功耗約束對中間綁定測試時間的影響73-74
• 5.5 本章小結(jié)74-75
• 第六章 基于脈寬縮減的綁定前TSV測試研究75-87
• 6.1 研究動機(jī)與主要貢獻(xiàn)75-76
• 6.2 TSV測試技術(shù)概述76-80
• 6.2.1 TSV電氣模型與故障模型76-78
• 6.2.2 基于BIST的TSV測試研究78-80
• 6.3 基于脈寬縮減的TSV測試研究80-83
• 6.3.1 脈寬縮減原理80-82
• 6.3.2 基于脈寬縮減的TSV測試方案82-83
• 6.4 實(shí)驗(yàn)結(jié)果與分析83-86
• 6.4.1 測試分辨率與供電電壓的獨(dú)立性83-84
• 6.4.2 電阻開路故障和泄露故障的檢測范圍84-86
• 6.4.3 面積開銷分析86
• 6.5 本章小結(jié)86-87
• 第七章 總結(jié)與展望87-91
• 7.1 本文主要貢獻(xiàn)87-89
• 7.2 研究趨勢與展望89-91
• 參考文獻(xiàn)91-99
• 攻讀博士學(xué)位期間發(fā)表的學(xué)術(shù)論文99-101
• 攻讀博士學(xué)位期間參加的科研項(xiàng)目101

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本文編號：257331