發(fā)布時間：2018-05-27 07:09

  本文選題：模數(shù)轉(zhuǎn)換器 + 逐次逼近　； 參考：《西安電子科技大學(xué)》2016年博士論文

【摘要】：目前可穿戴設(shè)備、醫(yī)學(xué)植入器件和無線傳感網(wǎng)絡(luò)等電池驅(qū)動設(shè)備越來越普及,但是電池容量卻沒有獲得突破性進(jìn)展,所以要求這些設(shè)備的功耗盡可能低,來延長它們的使用時間。作為這些設(shè)備的核心部件,模數(shù)轉(zhuǎn)換器(Analog-to-Digital Converter,ADC)是連接模擬信號和數(shù)字信號的“橋梁”,所以其功耗也必須盡可能的低。在各類ADC中,逐次逼近型(Successive Approximation Register,SAR)ADC結(jié)構(gòu)簡單、模擬電路少、功耗低,并且隨CMOS工藝的演進(jìn),功耗持續(xù)降低,所以SAR ADC是低功耗ADC的良好選擇。SAR ADC中功耗最低的是電荷重分配結(jié)構(gòu),因為它并沒有靜態(tài)功耗,并且二進(jìn)制搜索算法最有效,因此得到廣泛應(yīng)用。所以,本文重點研究了低功耗電荷重分配式SAR ADC的電容開關(guān)方法和相關(guān)電路實現(xiàn)。1.論文系統(tǒng)分析了SAR ADC的核心模塊,包括數(shù)模轉(zhuǎn)換器(Digital-to-Analog Converter,DAC)電容網(wǎng)絡(luò)、采樣開關(guān)、比較器和SAR控制邏輯。詳細(xì)分析了幾種典型DAC電容網(wǎng)絡(luò)(傳統(tǒng)結(jié)構(gòu)、單調(diào)結(jié)構(gòu)、基于共模電平VCM結(jié)構(gòu)、三電平結(jié)構(gòu))的開關(guān)能量和線性;闡述了采樣開關(guān)的兩種實現(xiàn)方式,即傳統(tǒng)MOS開關(guān)和柵壓自舉開關(guān);分析了三種低功耗比較器,即單級動態(tài)比較器、兩級全動態(tài)比較器和時域比較器;分析了SAR控制邏輯的三種實現(xiàn)方式,即靜態(tài)SAR控制邏輯、半動態(tài)SAR控制邏輯和動態(tài)SAR控制邏輯。2.論文提出了四種低功耗DAC電容網(wǎng)絡(luò)開關(guān)方法,包括兩電平少開關(guān)結(jié)構(gòu)、多電平結(jié)構(gòu)、兩電平高能效結(jié)構(gòu)和三電平浮置電容結(jié)構(gòu)。(1)兩電平少開關(guān)結(jié)構(gòu)開關(guān)方法基于單調(diào)結(jié)構(gòu)開關(guān)方法,使用C-2C結(jié)構(gòu)電容替換參考單位電容。與10位傳統(tǒng)結(jié)構(gòu)開關(guān)方法相比,其開關(guān)能量減少了90.61%,單位電容數(shù)量減少了74.7%,開關(guān)數(shù)量減少了41.18%。(2)多電平結(jié)構(gòu)開關(guān)方法采用了5個參考電平(VREF,0.75VREF,VCM,0.25VREF和地),因為三電平一般需要電壓基準(zhǔn)產(chǎn)生電路,所以很容易產(chǎn)生5個電平。與10位傳統(tǒng)結(jié)構(gòu)開關(guān)方法相比,其開關(guān)能量減少了99.2%,單位電容數(shù)量減少了87.5%。(3)兩電平高能效結(jié)構(gòu)開關(guān)方法也是基于單調(diào)結(jié)構(gòu)開關(guān)方法,重置序列為(0 1…1)而不是(1 1…1),參考單位電容通過兩個C/2并聯(lián)實現(xiàn)。與10位傳統(tǒng)結(jié)構(gòu)開關(guān)方法相比,其開關(guān)能量減少了95.31%,單位電容數(shù)量減少了74.7%。(4)三電平浮置電容結(jié)構(gòu)開關(guān)方法使用浮置電容,實現(xiàn)從最小電容開始切換參考電平而不是從最大電容開始切換參考電平。與10位傳統(tǒng)結(jié)構(gòu)開關(guān)方法相比,其開關(guān)能量減少了99.6%,單位電容數(shù)量減少了87.21%。3.論文基于55 nm 1P7M 2.5 V CMOS工藝,設(shè)計了8位1.0 V 1-KS/s SAR ADC。提出了三電平DAC電容網(wǎng)絡(luò)開關(guān)方法,其DAC輸出電壓共模電平和輸入信號共模電平一致,在整個轉(zhuǎn)換過程中不發(fā)生變化,與傳統(tǒng)結(jié)構(gòu)開關(guān)方法相比,開關(guān)能量減少了93.74%,單位電容數(shù)量減少了74.8%。為了降低漏電功耗,采用疊加CMOS結(jié)構(gòu)實現(xiàn)采樣開關(guān),與同等溝道長度的非疊加CMOS開關(guān)相比,漏電流降低了將近一半。為了進(jìn)一步降低功耗,比較器采用了純鎖存器構(gòu)成的動態(tài)比較器,SAR控制邏輯采用了靜態(tài)邏輯移位寄存器和動態(tài)邏輯鎖存器實現(xiàn)的半動態(tài)SAR控制邏輯。流片測試結(jié)果顯示,微分非線性(Differential Nonlinearity,DNL)誤差為0.89/-0.64 LSB,積分非線性(Integral Nonlinearity,INL)誤差為0.71/-0.97 LSB。在接近奈奎斯特輸入信號頻率、1.0 V電源電壓情況下,該SAR ADC消耗7.9 n W,獲得的ENOB為7.29位,FOM值為50.5 f J/conv.-step,芯片有效面積為160?270μm2。
[Abstract]:At present , battery - driven devices , such as wearable devices , medical implant devices , and wireless sensing networks , are becoming increasingly popular , but battery capacity has not achieved breakthrough progress , so the power consumption of these devices is required to be as low as possible to extend their use time . As a core component of these devices , Analog - to - Digital Converter ( ADC ) is a " bridge connecting analog signals and digital signals . This paper systematically analyzes the three kinds of realization modes of SAR ADC , namely static SAR control logic , semi - dynamic SAR control logic and dynamic SAR control logic , and analyzes three kinds of realization modes of SAR ADC , namely static SAR control logic , semi - dynamic SAR control logic and dynamic SAR control logic . Compared with the traditional structure switching method , the switching energy of the two - level structure is reduced by 90.61 % , the number of unit capacitors is reduced by 74.7 % , and the number of switches is reduced by 41.8 % . A three - level floating capacitor structure switching method uses floating capacitor to realize switching reference level from the minimum capacitance instead of starting to switch the reference level from the maximum capacitance . Compared with the traditional structure switching method , the switching energy is reduced by 99.6 % , and the number of unit capacitors is reduced by 74.21 % . In order to reduce the leakage power consumption , the output voltage of the converter is reduced by 74.8 % . In order to reduce the leakage power consumption , the output voltage of the converter is reduced by 74.8 % . In order to reduce the leakage power consumption , the comparator adopts a static logic shift register and a dynamic logic latch . In order to reduce the leakage power consumption , the value of ENOB is 7.29 bits . The effective area of the chip is 160 ? 270渭m2 .
【學(xué)位授予單位】：西安電子科技大學(xué)
【學(xué)位級別】：博士
【學(xué)位授予年份】：2016
【分類號】：TN792

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本文編號：1940968