發(fā)布時間：2018-02-23 21:24

  本文關鍵詞： 互補金屬氧化物半導體 鎖相環(huán) 電源敏感度 補償技術 電流模邏輯環(huán)形壓控振蕩器 自校準系統(tǒng) 電流模邏輯D觸發(fā)器型分頻器 分析模型 電感峰化 頻率調(diào)節(jié) 自動頻率校準　出處：《北京理工大學》2016年博士論文　論文類型：學位論文

【摘要】：隨著集成電路技術和通信技術的迅猛發(fā)展,基于低成本CMOS工藝下的鎖相環(huán)(Phase-Locked Loop:PLL)技術得到了廣泛的應用。各種不同的應用背景對PLL的性能有著不同的要求,如何在特定的應用條件下對PLL中的關鍵模塊進行優(yōu)化,是PLL設計中的熱點和難點。在數(shù)字-模擬混合信號系統(tǒng)中,來自數(shù)字部分的電源-地噪聲會對PLL中的壓控振蕩器(Voltage Controlled Oscillator:VCO)產(chǎn)生頻率調(diào)制作用,影響PLL輸出信號的純凈度；在工作頻率超過10 GHz的射頻PLL頻率綜合器中,高速分頻器的設計極為關鍵,需要兼具低功耗、高頻率、寬鎖定范圍和高穩(wěn)定性等特性。本文針對以上兩個問題分別進行了研究。在PLL受電源-地噪聲影響的問題上,根據(jù)已有的研究基礎,可以確定VCO的高電源敏感度是系統(tǒng)受到影響的主要原因。采用電源敏感度補償技術來降低VCO的電源敏感度是一個熱門的研究方向。本文對電流模邏輯(Current Mode Logic: CML)環(huán)形VCO的電源敏感度進行了推導和仿真,明確了電源敏感度產(chǎn)生的根源。以此為基礎,對交叉耦合-電容補償電路和MOS管可變電容補償電路的補償機理和變化規(guī)律進行了推導和仿真。針對敏感度補償技術性能不穩(wěn)定的缺點,設計了敏感度自校準系統(tǒng),并通過大信號敏感度分析確定了自校準系統(tǒng)的精度需求。在高速分頻器設計問題的研究中,主要針對工作性能穩(wěn)定但分析理論不成熟的CML-D觸發(fā)器(DFlip-Flop:DFF)分頻器進行了研究。該電路在基于振蕩判據(jù)的分頻器基本分析方法中遇到了一些困難,引入電流矢量分析方法建立了一套直觀的圖形化分析模型,并針對電感峰化技術的使用進一步發(fā)展了該模型。通過詳細的仿真和流片測試對該模型的準確性進行了驗證�；谠撃Ｐ退故镜囊�(guī)律,設計了采用新型頻率調(diào)節(jié)方法的可調(diào)頻CML-DFF分頻器電路,并對相應的自動頻率校準技術進行了研究。研究中的主要創(chuàng)新點有：1)新穎的VCO電源敏感度補償技術。傳統(tǒng)的電源敏感度補償電路結(jié)構(gòu)復雜,通用性不足。本文基于MOS晶體管柵電容低容值,高變化率的特點,將其用作可變電容,設計了補償效率高,通用性更強的新型補償電路。2)新穎的CML-DFF分頻器分析模型。現(xiàn)有的時域動態(tài)分析和振蕩判據(jù)分析方法都不夠直觀,不利于該電路的優(yōu)化設計。本文結(jié)合了振蕩判據(jù)和電流矢量分析兩種方法,建立了高效直觀的圖形化分析模型,并針對更為復雜的電感峰化負載結(jié)構(gòu),進一步發(fā)展了該模型。3)新穎的CML-DFF分頻器工作頻率調(diào)節(jié)技術。在類振蕩器電路中,傳統(tǒng)的調(diào)頻方法都以負載阻抗作為調(diào)節(jié)因子,信號通路中會因此而引入額外的寄生參數(shù)。本文依據(jù)分析模型的預測,通過調(diào)節(jié)CML-DFF分頻器中的跨導比例來對它的工作頻率進行調(diào)節(jié)。該方法減少了寄生參數(shù)的引入,拓展了工作頻率范圍�；谝陨涎芯績�(nèi)容和創(chuàng)新點,在中芯國際180 nm CMOS工藝下設計了一款低電源敏感度PLL芯片,測試結(jié)果顯示本文所研究的兩種電源敏感度補償技術將VCO的電源敏感度降低了97%以上,自校準之后PLL對電源干擾的響應也降低了74%以上。在臺積電90 nm CMOS工藝下設計了兩款可調(diào)頻CML-DFF分頻器電路,其鎖定范圍分別達到了0.8 GHz至30 GHz和3 GHz至465 GHz,而功耗分別只有353mW和93 mW。基于這兩款分頻器進一步設計了帶有自動頻率校準功能的64分頻可調(diào)頻分頻器鏈路。
[Abstract]:With the rapid development of integrated circuit technology and communication technology , the phase - Locked Loop ( PLL ) technology based on low - cost CMOS technology has been widely used . Based on the prediction of the analytical model , a low power - sensitivity PLL chip is designed by adjusting the transconductance ratio in a CML - dff frequency divider . The results show that the two power - sensitivity compensation techniques used in this paper reduce the power supply sensitivity of the VCO by more than 97 % . The results show that the two power - sensitivity compensation techniques have been designed with the frequency range of 0.8 GHz to 30 GHz and 3 GHz to 465 GHz , respectively , and the power consumption is only 353mW and 93 mW respectively .

【學位授予單位】：北京理工大學
【學位級別】：博士
【學位授予年份】：2016
【分類號】：TN911.8

【參考文獻】

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本文編號：1527676