本文關(guān)鍵詞： 星載固態(tài)存儲器 NAND Flash ASIC 高速并行緩存 即插即用 SoC FPGA刷新與重加載 RS碼、LDPC碼、級聯(lián)編碼　出處：《中國科學(xué)院國家空間科學(xué)中心》2017年博士論文　論文類型：學(xué)位論文

【摘要】：星載固態(tài)存儲系統(tǒng)作為衛(wèi)星綜合電子系統(tǒng)的關(guān)鍵組成部分,完成對衛(wèi)星數(shù)據(jù)處理和數(shù)據(jù)記錄等功能。隨著衛(wèi)星任務(wù)向著復(fù)雜化和多樣化發(fā)展,面臨以下兩方面問題:一方面,現(xiàn)有星載固態(tài)存儲系統(tǒng)方案設(shè)計高度定制化,靈活性差,缺乏可擴展性和可配置性,并且未實現(xiàn)即插即用設(shè)計;另一方面由于西方國家嚴(yán)格限制高性能的宇航級和軍品級電子元器件對我國的出口,核心、高端和基礎(chǔ)元器件國產(chǎn)化水平低,自主研發(fā)的進程較慢,致使國內(nèi)星載固態(tài)存儲系統(tǒng)整體性能偏低。在此背景下,以現(xiàn)有基于FPGA平臺的固態(tài)存儲控制技術(shù)為出發(fā)點,針對固態(tài)存儲技術(shù)在一體化綜合電子系統(tǒng)中的應(yīng)用,在通用化、集成化和高可靠性等方面完成以下研究工作:首先,提出了星載固態(tài)存儲控制器ASIC的設(shè)計方案。能夠完成對高速、多路并行和大數(shù)據(jù)量的航天器載荷數(shù)據(jù)的合路接收、對大容量NAND Flash存儲介質(zhì)的高效控制以及按照CCSDS AOS協(xié)議對數(shù)據(jù)進行復(fù)接傳輸功能。為提高數(shù)據(jù)傳輸效率,在虛擬信道調(diào)度機制上采用基于緊張度的改進型輪詢仲裁機制和多通道高速緩存技術(shù)。為具備可擴展性和通用性,采用星上通用1553B總線和SpaceWire總線接口。在系統(tǒng)級應(yīng)用中,以ASIC為控制核心,實現(xiàn)存儲板的標(biāo)準(zhǔn)化和即插即用功能,并在未來星載存儲系統(tǒng)中完成對FPGA器件的替代。其次,以下一代抗輻照龍芯處理器SoC升級移植和拓展NAND Flash存儲介質(zhì)應(yīng)用為目標(biāo),提出了基于NAND Flash的固態(tài)存儲控制器IP核設(shè)計。在完成常規(guī)數(shù)據(jù)存儲功能的同時,具備對SRAM型FPGA刷新和重加載控制的功能。通過對存儲介質(zhì)接口的時序轉(zhuǎn)換,星載計算機能夠?qū)Υ鎯橘|(zhì)內(nèi)全部空間進行讀寫訪問,完成衛(wèi)星在軌更新FPGA配置文件的功能,并在星載電子系統(tǒng)中實現(xiàn)了NAND Flash對NOR Flash和E2PROM的替代。最后,由于空間環(huán)境中單粒子翻轉(zhuǎn)效應(yīng)(Single Event Upset,SEU),以及存儲器芯片在操作過程中因閾值電壓偏移導(dǎo)致位比特錯誤等原因,使得存儲數(shù)據(jù)的可靠性降低。為提高數(shù)據(jù)存儲系統(tǒng)的數(shù)據(jù)容錯性,依據(jù)NAND型Flash芯片物理結(jié)構(gòu)和數(shù)據(jù)存儲結(jié)構(gòu),針對性的提出一種RS(256,252)碼+LDPC(8192,7154)碼級聯(lián)的糾檢錯(Error Detection And Correction,EDAC)并行編碼設(shè)計,并優(yōu)化編碼算法的電路實現(xiàn),在有限的硬件資源開銷下,提高了整個存儲系統(tǒng)的數(shù)據(jù)可靠性。
[Abstract]:Spaceborne solid-state storage system, as a key component of satellite integrated electronic system, performs the functions of satellite data processing and data recording. With the development of satellite mission towards complexity and diversification, it faces the following two problems: on the one hand, The design of the existing space-borne solid-state storage system is highly customized, with poor flexibility, lack of scalability and configuration, and no plug and play design. On the other hand, because western countries strictly restrict the export of high performance aerospace grade and military grade electronic components to our country, the level of localization of core, high-end and basic components is low, and the process of independent research and development is relatively slow. Under this background, the solid state storage control technology based on FPGA platform is taken as the starting point, aiming at the application of solid state storage technology in integrated electronic system. The following research work has been done in the aspects of integration and high reliability: firstly, a design scheme of spaceborne solid state storage controller (ASIC) is proposed, which can receive the payload data of high speed, multichannel parallel and large amount of data. The efficient control of large capacity NAND Flash storage medium and the function of multiplexing data according to CCSDS AOS protocol. In the virtual channel scheduling mechanism, the improved polling arbitration mechanism based on tension and the multi-channel cache technology are adopted. In order to be extensible and versatile, the on-board universal 1553B bus and SpaceWire bus interface are used. With ASIC as the control core, the function of standardization and plug and play of memory board is realized, and the replacement of FPGA device in the future space-borne memory system is completed. Secondly, Aiming at upgrading, transplanting and expanding the application of NAND Flash storage medium in the next generation of irradiation-resistant core processor (SoC), the IP core design of solid-state storage controller based on NAND Flash is proposed. It has the function of refreshing and reloading the SRAM type FPGA. Through the timing conversion of the storage medium interface, the spaceborne computer can read and write all the space in the storage medium and complete the function of updating the FPGA configuration file in the satellite orbit. The substitution of NOR Flash and E2PROM by NAND Flash is realized in the spaceborne electronic system. Finally, because of the single Event upsetSEUU effect in the space environment and the bit bit error caused by the threshold voltage deviation in the operation of the memory chip, and so on. In order to improve the data tolerance of data storage system, according to the physical structure and data storage structure of NAND type Flash chip, This paper presents a parallel coding design of error Detection And Correction (EDACC) concatenated in RSH256F252) LDPC-8192 / 7154) code, and optimizes the circuit implementation of the coding algorithm. Under the limited hardware resource overhead, the data reliability of the whole storage system is improved.
【學(xué)位授予單位】：中國科學(xué)院國家空間科學(xué)中心
【學(xué)位級別】：博士
【學(xué)位授予年份】：2017
【分類號】：V443;TP333

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本文編號：1505086