本文關(guān)鍵詞：高性能低功耗SAR ADC的研究與設(shè)計　出處：《電子科技大學(xué)》2015年博士論文　論文類型：學(xué)位論文

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【摘要】：模數(shù)轉(zhuǎn)換器(Analog-to-Digital Converter,ADC)是模擬和數(shù)字接口的關(guān)鍵芯片,也是現(xiàn)代電子系統(tǒng)的重要組成部分。相比傳統(tǒng)高速高精度ADC,逐次逼近寄存型(Successive Approximation Register,SAR)ADC具有功耗低和面積小的優(yōu)勢。同時,SAR ADC一般不需要模擬線性增益模塊,使得其結(jié)構(gòu)更適應(yīng)集成電路工藝的演進(jìn)路線,與數(shù)字電路的集成度也更高,在新型工藝下能夠獲得更高的采樣率和精度,進(jìn)而滿足雷達(dá)、通信、測量測控、儀器儀表等電子設(shè)備的性能需求,在低功耗可嵌入式系統(tǒng)和移動設(shè)備中有著廣闊的應(yīng)用前景,是目前模數(shù)轉(zhuǎn)換領(lǐng)域的研究熱點和重點之一。為了提高SAR ADC的性能,本文詳細(xì)分析了SAR ADC的系統(tǒng)架構(gòu)和原理以及誤差來源:比較器的噪聲和失調(diào)誤差、比較器的功耗和速度分析、DAC的噪聲和線性度、DAC的開關(guān)方式以及功耗和復(fù)雜度的關(guān)系、DAC的采樣和建立誤差、控制邏輯的結(jié)構(gòu)和速度分析、控制邏輯的亞穩(wěn)態(tài)錯誤等方面。本文主要研究了高速低功耗SAR ADC和高精度低功耗SAR ADC的系統(tǒng)結(jié)構(gòu)、誤差修正、速度和功耗優(yōu)化以及電路實現(xiàn)等方面。針對高速低功耗SAR ADC的噪聲、失調(diào)和速度等問題,論文的主要工作和創(chuàng)新點包括:(1)提出了改進(jìn)的噪聲和失調(diào)容忍模型,可以容忍幾十m V的靜態(tài)或者動態(tài)失調(diào)誤差,并優(yōu)化噪聲性能,同時提高12%的量化速度,功耗僅增加15.5%,最差性能提高2位,性能穩(wěn)定性大幅度提升。(2)提出了新型基于DAC和噪聲優(yōu)化的失調(diào)校準(zhǔn)技術(shù),通過DAC測量和平均的方式將失調(diào)誤差減小到1位以內(nèi),并且不減慢比較器速度和增加比較器功耗。(3)提出了基于流水線的混合結(jié)構(gòu)SAR ADC,相比傳統(tǒng)SAR ADC提高了30%的系統(tǒng)速度,并避免了其它混合結(jié)構(gòu)ADC中運放的功耗和非線性的影響,功耗得以大幅度下降。(4)在電路設(shè)計和實現(xiàn)中,提出了如下的新電路結(jié)構(gòu):噪聲和失調(diào)可調(diào)的動態(tài)比較器,減小50%以上的動態(tài)失調(diào)誤差;高速低功耗單級動態(tài)比較器,速度提高8%,同時功耗下降20%;具有亞穩(wěn)態(tài)錯誤抑制能力的新型高速異步控制邏輯,每一位延遲僅有2級反相器;新型自定制高精度DAC版圖,精度達(dá)到0.6%,滿足11位SAR ADC的精度要求;共模穩(wěn)定的基于虛擬共模電壓的DAC開關(guān)方式,在沒有外部共模電壓時實現(xiàn)DAC共模穩(wěn)定,同時減小了95%的DAC功耗。根據(jù)上述工作,本文設(shè)計實現(xiàn)了3個SAR ADC的電路,包括:130nm CMOS工藝下10位50MS/s的SAR ADC、65nm CMOS工藝下10位100MS/s的SAR ADC和8位500MS/s混合結(jié)構(gòu)的SAR ADC。10位50MS/s SAR ADC的測試性能達(dá)到8.9位ENOB(低頻)和8位ENOB(高頻),功耗約為1.09m W,FOM分別為46.0f J/conv(低頻)和87.6f J/conv(高頻),低頻70d B以上的SFDR表明DAC線性度達(dá)到11位。10位100MS/s SAR ADC的版圖提參后仿性能達(dá)到9.4位ENOB,功耗約為1m W,FOM為15f J/conv。8位500MS/s混合結(jié)構(gòu)SAR ADC的電路仿真性能達(dá)到7.49位,功耗約為1.53m W,FOM為17f J/conv。針對高精度低功耗SAR ADC的失配和精度問題,本文的主要工作和創(chuàng)新點包括:(1)提出了多種新型DAC開關(guān)方式,通過減少最大誤差點的電容翻轉(zhuǎn)次數(shù)獲得了95%的DAC功耗優(yōu)化和1倍的線性度提升(相對傳統(tǒng)結(jié)構(gòu))。(2)提出了新型無冗余失調(diào)和噪聲抑制的DAC失配誤差校準(zhǔn)模型,利用零輸入差分信號測量失調(diào)和失配誤差,同時采用了不同數(shù)量小電容的增減來彌補失配誤差,并且通過平均的方式減小噪聲誤差的干擾,最后獲得了平均10.9位ENOB的校準(zhǔn)性能,最差性能比校準(zhǔn)前提高至少2位。(3)提出了信號無關(guān)的DAC失配誤差自適應(yīng)數(shù)字校準(zhǔn)算法,利用DAC注入2個校準(zhǔn)信號并求差,然后將差值和標(biāo)準(zhǔn)值比對得到誤差測量結(jié)果,通過最小二乘法(LMS)算法減小測量誤差值,并且收斂得到傳輸函數(shù)的實際系數(shù),算法校準(zhǔn)后的性能平均達(dá)到11位ENOB,收斂時間為20000個采樣點,平均性能比校準(zhǔn)前提高4位。
[Abstract]:......
【學(xué)位授予單位】：電子科技大學(xué)
【學(xué)位級別】：博士
【學(xué)位授予年份】：2015
【分類號】：TN792

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本文編號：1354699