本文關(guān)鍵詞：基于TIADC的數(shù)據(jù)采集系統(tǒng)的設(shè)計與實現(xiàn)，由筆耕文化傳播整理發(fā)布。

【摘要】：隨著無線通信技術(shù)的不斷發(fā)展,數(shù)字接收機所需處理的信號帶寬在不斷增長,因而對數(shù)據(jù)的采集、傳輸以及存儲速度的要求越來越高。模數(shù)轉(zhuǎn)換器件(ADC)作為數(shù)據(jù)采集中重要的一部分,雖一直朝著高速、高精度以及高帶寬方向發(fā)展,但由于制作工藝的限制,單片模數(shù)轉(zhuǎn)換器的速率已很難突破。為迎合源源不斷的高速應(yīng)用需求,多通道時間交織ADC采樣技術(shù)應(yīng)運而生。然而,由于通道間失配誤差的存在,該技術(shù)的應(yīng)用大大影響了系統(tǒng)性能,對通道失配誤差的校準(zhǔn)也因此成為國內(nèi)外研究的熱點。本文從時間交織ADC采樣技術(shù)的通道失配問題出發(fā),對現(xiàn)有的三種失配誤差的估計與校準(zhǔn)方法進(jìn)行研究和分析。針對時基失配誤差對系統(tǒng)性能的關(guān)鍵影響,本文著重研究時基失配誤差的數(shù)字域盲估計與校準(zhǔn)方法,運用統(tǒng)計分析方法估計時基誤差,同時采用誤差累加方式優(yōu)化校準(zhǔn)過程。在開展具體研究時,本文首先從研究包含有時基失配誤差的時間交織ADC結(jié)構(gòu)模型開始,理論上分析時基失配誤差的來源及對系統(tǒng)性能的影響。其次,通過實驗仿真,采集符合奈奎斯特采樣定理的單一頻率正弦信號,得到各子通道輸出數(shù)字碼,運用統(tǒng)計分析方法求取相鄰子通道之間的數(shù)字碼差值期望,從而獲得可用于表征相鄰?fù)ǖ篱g采樣時鐘偏差的數(shù)值,完成對時基失配誤差的估計。最后,分析了時基失配誤差估計值的實時反饋給采樣時鐘帶來時鐘抖動的負(fù)面影響,因而采用累加時基誤差估計值的方法來加強誤差判斷條件,減少反饋次數(shù),從而優(yōu)化通道間時基失配誤差校準(zhǔn)方法。在此基礎(chǔ)上,將誤差估計值反饋到采樣時鐘信號,實現(xiàn)對時間交織ADC技術(shù)的時基失配誤差校準(zhǔn)。本文選用兩片ADI公司生產(chǎn)的AD9648芯片,結(jié)合Altera的FPGA Cyclone IV EP4CE115芯片設(shè)計了一個200MSPS,14bit的雙通道時間交織ADC系統(tǒng),用于驗證該數(shù)字域時基失配誤差校準(zhǔn)方法。實驗結(jié)果表明,該系統(tǒng)可采集的輸入信號帶寬達(dá)到80MHz,且系統(tǒng)在應(yīng)用基于FPGA的數(shù)字域時基失配校準(zhǔn)方法后,SNR達(dá)到68dB,較校準(zhǔn)前提升了19dB。
【關(guān)鍵詞】：模數(shù)轉(zhuǎn)換 時間交織 時基失配誤差 校準(zhǔn) FPGA
【學(xué)位授予單位】：東南大學(xué)
【學(xué)位級別】：碩士
【學(xué)位授予年份】：2016
【分類號】：TP274.2
【目錄】：

• 摘要5-6
• Abstract6-10
• 第一章 緒論10-16
• 1.1 課題背景與意義10-11
• 1.2 國內(nèi)外研究現(xiàn)狀11-13
• 1.3 主要內(nèi)容與設(shè)計指標(biāo)13-14
• 1.3.1 主要內(nèi)容13
• 1.3.2 設(shè)計指標(biāo)13-14
• 1.4 論文章節(jié)安排14-16
• 第二章 數(shù)據(jù)采集系統(tǒng)組成及工作原理16-28
• 2.1 模數(shù)轉(zhuǎn)換理論16-18
• 2.1.1 奈奎斯特采樣定理16-17
• 2.1.2 模數(shù)轉(zhuǎn)換器性能指標(biāo)17-18
• 2.2 時間交織ADC采樣原理18-25
• 2.2.1 時間交織ADC采樣19-20
• 2.2.2 時間交織ADC通道失配20-21
• 2.2.3 時間交織ADC通道失配誤差建模21-25
• 2.3 時間交織ADC通道失配誤差估計與校準(zhǔn)方法25-27
• 2.3.1 偏置失配誤差估計與校準(zhǔn)方法25-26
• 2.3.2 增益失配誤差估計與校準(zhǔn)方法26
• 2.3.3 時基失配誤差估計與校準(zhǔn)方法26-27
• 2.4 本章小結(jié)27-28
• 第三章 時基失配誤差盲估計與校準(zhǔn)方法28-42
• 3.1 傳統(tǒng)時基失配誤差估計與校準(zhǔn)方法28-30
• 3.1.1 傳統(tǒng)時基失配誤差估計方法28-29
• 3.1.2 傳統(tǒng)時基失配誤差校準(zhǔn)方法29-30
• 3.2 基于統(tǒng)計分析的時基失配誤差盲估計方法30-34
• 3.2.1 均方差統(tǒng)計盲估計30-32
• 3.2.2 絕對差值期望統(tǒng)計盲估計32-34
• 3.3 基于統(tǒng)計分析的時基失配誤差校準(zhǔn)34-36
• 3.3.1 基于絕對差值期望統(tǒng)計的時基失配誤差校準(zhǔn)34-35
• 3.3.2 時基失配誤差校準(zhǔn)方法改進(jìn)35-36
• 3.4 仿真結(jié)果與分析36-40
• 3.4.1 時基失配誤差對TIADC系統(tǒng)的性能影響仿真36-37
• 3.4.2 基于統(tǒng)計分析的時基失配誤差盲估計仿真37-40
• 3.5 本章小結(jié)40-42
• 第四章 數(shù)據(jù)采集系統(tǒng)整體方案設(shè)計42-58
• 4.1 系統(tǒng)方案設(shè)計42-44
• 4.1.1 整體方案設(shè)計42-43
• 4.1.2 硬件方案設(shè)計43-44
• 4.2 系統(tǒng)硬件組成44-52
• 4.2.1 數(shù)據(jù)采集電路設(shè)計44-48
• 4.2.2 FPGA硬件基板設(shè)計48-52
• 4.3 校準(zhǔn)電路設(shè)計52-56
• 4.3.1 累加器電路設(shè)計52-53
• 4.3.2 時基失配誤差估計電路設(shè)計53-55
• 4.3.3 時基失配誤差校準(zhǔn)電路設(shè)計55-56
• 4.4 上位機界面設(shè)計56
• 4.5 本章小結(jié)56-58
• 第五章 數(shù)據(jù)采集系統(tǒng)調(diào)試與驗證58-70
• 5.1 測試平臺的搭建58-60
• 5.1.1 硬件實物58-59
• 5.1.2 測試環(huán)境59-60
• 5.2 測試方案的設(shè)計60-62
• 5.2.1 測試條件60
• 5.2.2 測試流程60-62
• 5.3 測試結(jié)果與分析62-69
• 5.3.1 單通道ADC電路測試62-63
• 5.3.2 FPGA硬件電路63
• 5.3.3 通道失配誤差校準(zhǔn)電路63-69
• 5.4 本章小結(jié)69-70
• 第六章 總結(jié)與展望70-72
• 6.1 總結(jié)70-71
• 6.2 展望71-72
• 參考文獻(xiàn)72-76
• 致謝76-78
• 攻讀碩士學(xué)位期間發(fā)表的論文78

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  本文關(guān)鍵詞：基于TIADC的數(shù)據(jù)采集系統(tǒng)的設(shè)計與實現(xiàn)，，由筆耕文化傳播整理發(fā)布。

本文編號：452222