本文關(guān)鍵詞：抗沖擊模塊化六自由度運動記錄儀設(shè)計，，由筆耕文化傳播整理發(fā)布。

【摘要】：存儲測試技術(shù)憑借著其具有存儲容量大、可靠性高等特點,已經(jīng)被廣泛地應(yīng)用在兵器研制的各個階段,數(shù)據(jù)記錄儀是基于存儲測試技術(shù)的用于采集存儲各種環(huán)境參數(shù)的裝置。目前普遍應(yīng)用的數(shù)據(jù)記錄儀的存儲介質(zhì)單一、體積大等缺陷,所以有必要設(shè)計一款多存儲介質(zhì)、小型的數(shù)據(jù)記錄儀。本設(shè)計提出的六自由度運動記錄儀旨在記錄彈箭開倉時的加速度及角速度飛行參數(shù),本著小型化、模塊化、高抗沖、低功耗的設(shè)計原則:采用MEMS傳感器作為記錄儀的信息敏感單元;采用多路復(fù)用的AD轉(zhuǎn)換器實現(xiàn)模數(shù)轉(zhuǎn)變;采用新型的Flash型FPGA作為系統(tǒng)主控芯片;并提出了MRAM+Flash的存儲思路,采用新型鐵磁介質(zhì)存儲器MRAM存儲負延時階段的數(shù)據(jù),采用Flash存儲觸發(fā)后信息的思路;采用FPGA集成的LVDS接口作為數(shù)據(jù)高速回讀接口。本文在對存儲測試、傳感器、FPGA、Flash存儲等相關(guān)技術(shù)熟悉掌握的前提下,提出了六自由度運動記錄儀的設(shè)計方案�；谠摲桨傅奶岢鲈O(shè)計了記錄儀的硬件電路、控制邏輯、系統(tǒng)結(jié)構(gòu):對硬件部分行了相關(guān)器件的選型及電路設(shè)計;控制邏輯部分進行了控制時序設(shè)計并進行了必要的仿真和測試;在系統(tǒng)結(jié)構(gòu)設(shè)計環(huán)節(jié)對記錄儀結(jié)構(gòu)和防護進行了設(shè)計;最后,搭建了記錄儀的自檢平臺,并對記錄儀各個功能進行了驗證。結(jié)果表明通過小型化的記錄儀成功的實現(xiàn)了對數(shù)據(jù)的有效記錄。
【關(guān)鍵詞】：記錄儀 負延時 Flash型FPGA MRAM+Flash
【學(xué)位授予單位】：中北大學(xué)
【學(xué)位級別】：碩士
【學(xué)位授予年份】：2016
【分類號】：TP216.2
【目錄】：

• 摘要4-5
• Abstract5-9
• 1. 緒論9-14
• 1.1 課題研究背景及意義9-10
• 1.2 國內(nèi)外研究現(xiàn)狀10-12
• 1.3 論文內(nèi)容及結(jié)構(gòu)安排12-14
• 2. 技術(shù)設(shè)計方案及工作原理14-19
• 2.1 主要技術(shù)指標(biāo)14
• 2.2 系統(tǒng)組成及工作原理14-16
• 2.3 擬解決關(guān)鍵技術(shù)16-18
• 2.3.1 系統(tǒng)小型化的實現(xiàn)16-17
• 2.3.2 負延時功能的實現(xiàn)17-18
• 2.3.3 惡劣環(huán)境下的數(shù)據(jù)采集存儲18
• 2.4 本章小結(jié)18-19
• 3. 系統(tǒng)硬件電路設(shè)計19-40
• 3.1 信號敏感單元19-24
• 3.1.1 傳感器的選型19-21
• 3.1.2 調(diào)理電路設(shè)計21-22
• 3.1.3 信號敏感單元測試22-24
• 3.2 AD轉(zhuǎn)換單元24-26
• 3.3 控制單元26-33
• 3.3.1 時鐘電路設(shè)計26-27
• 3.3.2 上電電路設(shè)計27-29
• 3.3.3 控制單元核心29-33
• 3.4 數(shù)據(jù)及配置信息存儲單元33-37
• 3.4.1 負延時階段數(shù)據(jù)存儲33-35
• 3.4.2 觸發(fā)信號后數(shù)據(jù)存儲35-37
• 3.4.3 配置信息的存儲37
• 3.5 電源控制及轉(zhuǎn)換單元37-39
• 3.6 觸發(fā)電路39
• 3.7 本章小結(jié)39-40
• 4. 系統(tǒng)控制邏輯設(shè)計40-61
• 4.1 FPGA的設(shè)計開發(fā)流程40-42
• 4.2 系統(tǒng)配置邏輯設(shè)計42-43
• 4.3 延時及觸發(fā)邏輯功能設(shè)計43-47
• 4.3.1延時設(shè)計43-45
• 4.3.2觸發(fā)設(shè)計45-47
• 4.4 信號采集及ADC控制邏輯設(shè)計47-49
• 4.5 數(shù)據(jù)存取控制邏輯設(shè)計49-60
• 4.5.1 MRAM控制邏輯設(shè)計50-52
• 4.5.2 Flash控制邏輯設(shè)計52-59
• 4.5.3 LVDS高速讀數(shù)接口設(shè)計59-60
• 4.6 本章小結(jié)60-61
• 5. 系統(tǒng)結(jié)構(gòu)設(shè)計61-65
• 5.1 系統(tǒng)的結(jié)構(gòu)設(shè)計61-63
• 5.2 系統(tǒng)抗沖擊設(shè)計63-64
• 5.3 本章小結(jié)64-65
• 6. 系統(tǒng)功能測試65-73
• 6.1 系統(tǒng)測試平臺簡介65-66
• 6.2 系統(tǒng)測試66-73
• 7. 總結(jié)與展望73-75
• 7.1 論文工作和結(jié)論73-74
• 7.2 未來工作和展望74-75
• 附錄75-76
• 參考文獻76-79
• 攻讀碩士學(xué)位期間發(fā)表的學(xué)術(shù)論文及所取得的研究成果79-80
• 致謝80-81

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本文編號：291533