引入數(shù)字濾波器是提高四極桿質(zhì)譜儀信噪比的一種有效方法。針對(duì)小型四極桿質(zhì)譜儀控制系統(tǒng)數(shù)據(jù)處理能力不足的問題,本研究提出了基于FPGA芯片的數(shù)字濾波器解決方案。使用FPGA程序替代通用處理器程序進(jìn)行數(shù)字濾波運(yùn)算,提高了儀器控制系統(tǒng)數(shù)據(jù)處理能力,實(shí)現(xiàn)了高階數(shù)字濾波。在本團(tuán)隊(duì)研制的小型四極桿質(zhì)譜儀中,使用本方案實(shí)現(xiàn)130階數(shù)字濾波,測(cè)試全氟三丁胺標(biāo)準(zhǔn)樣品的高頻噪聲衰減-50 dB以上, 502 Th質(zhì)譜峰信噪比提升95%,系統(tǒng)功耗僅增加190 mW,約占系統(tǒng)總功耗的1.7%,同時(shí)解決了通用處理器執(zhí)行數(shù)字濾波容易丟失數(shù)據(jù)的問題,為其它低功耗控制系統(tǒng)完成高性能數(shù)據(jù)處理提供了設(shè)計(jì)參考。 

【文章來源】：分析化學(xué). 2020,48(08)北大核心EISCICSCD

【文章頁數(shù)】：7 頁

【部分圖文】：

四極桿質(zhì)譜儀結(jié)構(gòu)圖

數(shù)字濾波器根據(jù)其單位沖激響應(yīng)可分為有限長(zhǎng)單位沖激響應(yīng)(Finite impulse response, FIR)和無限長(zhǎng)單位沖激響應(yīng)(Infinite impulse response, IIR)兩種形式。相比于IIR, FIR形式具有嚴(yán)格線性相位, 信號(hào)內(nèi)不同頻率成分間仍保持原始相位差, 只改變信號(hào)波形幅值, 質(zhì)譜信號(hào)失真較小。FIR數(shù)字濾波算法結(jié)構(gòu)如圖3所示, 圖中Z-1為離散系統(tǒng)單位延遲, 此處等于模擬/數(shù)字轉(zhuǎn)換器采樣周期; Cn為濾波器系數(shù)矩陣中第n個(gè)系數(shù)。原始數(shù)據(jù)經(jīng)過k級(jí)延遲后, 與Ck-1相乘, 再與數(shù)據(jù)流中Dk-1相加, 形成Dk。若n為濾波器階數(shù), 經(jīng)過n+1級(jí)延遲后, 輸出Dn+1即為運(yùn)算結(jié)果。系統(tǒng)運(yùn)行時(shí), 連續(xù)采集數(shù)據(jù), 單次運(yùn)算在單位延遲內(nèi)完成, 數(shù)據(jù)流整體經(jīng)過n+1級(jí)延遲后進(jìn)入控制系統(tǒng)。以采樣周期為間隔, 濾波結(jié)果連續(xù)產(chǎn)生并返回, 與CPU建立完整的數(shù)據(jù)流通道。2.3 數(shù)字濾波器參數(shù)設(shè)計(jì)

CPU(Vortex86DX 32-bit處理器/主頻800 MHz)與FPGA通過PC104總線進(jìn)行控制信號(hào)和數(shù)據(jù)的傳輸, FPGA中控制模塊負(fù)責(zé)解析CPU控制指令, 產(chǎn)生同步轉(zhuǎn)換脈沖(PCNVST)啟動(dòng)模擬/數(shù)字轉(zhuǎn)換芯片AD7663(美國(guó)Analog Device公司)采集, 將質(zhì)譜模擬電壓信號(hào)轉(zhuǎn)換為16-bit數(shù)字信號(hào); 16-bit串行數(shù)據(jù)DATA及其同步數(shù)據(jù)時(shí)鐘DCLK同時(shí)進(jìn)入FPGA, 由FPGA串并轉(zhuǎn)換程序模塊轉(zhuǎn)換為16-bit并行數(shù)字信號(hào), 輸出給數(shù)字濾波器模塊運(yùn)算并返回CPU系統(tǒng)。基于Verilog HDL硬件描述語言設(shè)計(jì)的程序流程圖如圖2B所示。數(shù)字濾波器根據(jù)其單位沖激響應(yīng)可分為有限長(zhǎng)單位沖激響應(yīng)(Finite impulse response, FIR)和無限長(zhǎng)單位沖激響應(yīng)(Infinite impulse response, IIR)兩種形式。相比于IIR, FIR形式具有嚴(yán)格線性相位, 信號(hào)內(nèi)不同頻率成分間仍保持原始相位差, 只改變信號(hào)波形幅值, 質(zhì)譜信號(hào)失真較小。FIR數(shù)字濾波算法結(jié)構(gòu)如圖3所示, 圖中Z-1為離散系統(tǒng)單位延遲, 此處等于模擬/數(shù)字轉(zhuǎn)換器采樣周期; Cn為濾波器系數(shù)矩陣中第n個(gè)系數(shù)。原始數(shù)據(jù)經(jīng)過k級(jí)延遲后, 與Ck-1相乘, 再與數(shù)據(jù)流中Dk-1相加, 形成Dk。若n為濾波器階數(shù), 經(jīng)過n+1級(jí)延遲后, 輸出Dn+1即為運(yùn)算結(jié)果。系統(tǒng)運(yùn)行時(shí), 連續(xù)采集數(shù)據(jù), 單次運(yùn)算在單位延遲內(nèi)完成, 數(shù)據(jù)流整體經(jīng)過n+1級(jí)延遲后進(jìn)入控制系統(tǒng)。以采樣周期為間隔, 濾波結(jié)果連續(xù)產(chǎn)生并返回, 與CPU建立完整的數(shù)據(jù)流通道。

【參考文獻(xiàn)】：
期刊論文
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