以提高測(cè)距精度為目的,研究激光測(cè)距儀內(nèi)部時(shí)序模塊,對(duì)影響激光測(cè)距儀測(cè)距精度的因素進(jìn)行分析。使用以外部延遲鏈芯片作為延遲線的方法,設(shè)計(jì)并制作了時(shí)序發(fā)生器的現(xiàn)場(chǎng)可編程門陣列（FPGA）開發(fā)板。測(cè)試結(jié)果表明,所設(shè)計(jì)的時(shí)序發(fā)生器能夠?qū)崿F(xiàn)11 ps的時(shí)序分辨率與最大600 Mbit/s的數(shù)據(jù)速率,達(dá)到了預(yù)期的目的。 

【文章來(lái)源】：光學(xué)儀器. 2020,42(04)

【文章頁(yè)數(shù)】：6 頁(yè)

【部分圖文】：

系統(tǒng)硬件架構(gòu)

圖2所示為時(shí)序發(fā)生器電路設(shè)計(jì)簡(jiǎn)化框圖，主要由鎖相環(huán)、時(shí)標(biāo)、數(shù)據(jù)處理電路和組合邏輯電路組成。晶振的時(shí)鐘信號(hào)輸入鎖相環(huán)后，經(jīng)過倍頻輸出至?xí)r標(biāo)電路；數(shù)據(jù)處理電路在接收到PC經(jīng)由串口傳送的延遲數(shù)據(jù)后，生成控制信號(hào)；時(shí)標(biāo)電路在接收到控制信號(hào)后改變延時(shí)，最后通過組合邏輯電路輸出。2.1 鎖相環(huán)

所設(shè)計(jì)的時(shí)標(biāo)主要由可編程延遲線與電平轉(zhuǎn)換電路兩部分組成。延遲線部分使用ON Semiconductor公司的NB6L295M延遲芯片，該芯片具有兩個(gè)通道的延遲線，分辨率為11 ps。芯片內(nèi)部主要電路如圖3所示，一共有9階延遲，對(duì)應(yīng)9位鎖存器，通過改變0或1決定是否選通來(lái)改變最終對(duì)信號(hào)產(chǎn)生的延遲，移位寄存器則用于存放接收的11位延遲數(shù)據(jù)，除去9位剩下的2位為模式選擇與通道選擇。該芯片有兩個(gè)工作模式：雙通道模式下，兩條延遲線互相獨(dú)立，為兩個(gè)通道的信號(hào)分別提供延時(shí)；擴(kuò)展模式下，將兩條延遲線級(jí)聯(lián)，以擴(kuò)大可變延遲范圍，但只能用于一路信號(hào)。信號(hào)經(jīng)延遲芯片輸出后需要傳送至FPGA進(jìn)行下一步處理，該芯片的輸出信號(hào)為CML電平，需要將其轉(zhuǎn)換為FPGA支持的LVDS電平。不同電平標(biāo)準(zhǔn)之間的區(qū)別在于電壓所在區(qū)間范圍的差異，主要由該電平的直流分量決定。電平轉(zhuǎn)換電路如圖4所示，采用交流耦合，用電容隔去直流分量后，經(jīng)電阻網(wǎng)絡(luò)分壓提供LVDS電平所需的+1.2 V直流分量。其中，使用阻值較大的電阻以減小電阻網(wǎng)絡(luò)對(duì)100Ω差分阻抗線的影響。


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