本文關(guān)鍵詞：基于FPGA與PC機(jī)的地震動(dòng)信號采集與處理系統(tǒng)的研究與實(shí)現(xiàn)，由筆耕文化傳播整理發(fā)布。

【摘要】： 本文所設(shè)計(jì)的地震動(dòng)信號采集與處理系統(tǒng)可以對地面運(yùn)動(dòng)目標(biāo)進(jìn)行分類識(shí)別。本系統(tǒng)主要由有三大部分組成:地震動(dòng)信號采集系統(tǒng)、信號遠(yuǎn)程傳輸系統(tǒng)、信號處理與監(jiān)視系統(tǒng)。 采用Altera公司的現(xiàn)場可編程門陣列(FPGA)作為地震動(dòng)信號采集系統(tǒng)的核心。為了實(shí)現(xiàn)采集系統(tǒng)的功能,本文進(jìn)行了硬件和軟件設(shè)計(jì)。硬件方面主要進(jìn)行了信號調(diào)理電路、A/D轉(zhuǎn)換電路、FPGA外圍電路、電平轉(zhuǎn)換電路、電源管理電路的設(shè)計(jì)。數(shù)據(jù)采集系統(tǒng)軟件部分設(shè)計(jì)嚴(yán)格遵循FPGA的軟件設(shè)計(jì)原則與流程,將系統(tǒng)根據(jù)要實(shí)現(xiàn)的功能細(xì)分為以下五個(gè)子模塊:主程序模塊、系統(tǒng)調(diào)試模塊、時(shí)鐘分頻模塊、數(shù)據(jù)采集變換模塊、UART模塊。各模塊采用Verilog HDL語言進(jìn)行編寫。并通過仿真對系統(tǒng)功能進(jìn)行了驗(yàn)證,達(dá)到了提高系統(tǒng)性能的要求。 RS485是一種具有高抗干擾能力、適合遠(yuǎn)距離的通信方式。系統(tǒng)采用自制的RS485/RS232轉(zhuǎn)換器實(shí)現(xiàn)了信號采集板與PC機(jī)之間的高速、遠(yuǎn)距離、高可靠通信。文中詳細(xì)敘述了RS485/RS232轉(zhuǎn)換器的硬件電路設(shè)計(jì)。 本文給出了目標(biāo)識(shí)別的上位機(jī)軟件設(shè)計(jì)方法。本文對采集到的地震動(dòng)信號進(jìn)行了分析,進(jìn)而提取目標(biāo)信號的特征,最后編寫了目標(biāo)識(shí)別算法軟件。
【關(guān)鍵詞】：地震動(dòng) 信號采集 FPGA Verilog HDL 數(shù)據(jù)傳輸 目標(biāo)識(shí)別
【學(xué)位授予單位】：南京理工大學(xué)
【學(xué)位級別】：碩士
【學(xué)位授予年份】：2008
【分類號】：TH762.2
【目錄】：

• 摘要3-4
• Abstract4-8
• 1 緒論8-12
• 1.1 課題的背景和研究意義8-9
• 1.2 國內(nèi)外發(fā)展概況9-11
• 1.3 本文主要研究內(nèi)容11-12
• 2 系統(tǒng)的總體設(shè)計(jì)12-16
• 2.1 系統(tǒng)的理論基礎(chǔ)12-14
• 2.1.1 地震動(dòng)信號概述12-13
• 2.1.2 地震動(dòng)信號的采集13-14
• 2.2 系統(tǒng)結(jié)構(gòu)和工作原理14-16
• 3 信號采集系統(tǒng)硬件電路設(shè)計(jì)16-41
• 3.1 信號采集系統(tǒng)的組成方案16
• 3.2 地震動(dòng)傳感器16-17
• 3.3 信號放大電路17-19
• 3.3.1 概述17
• 3.3.2 放大電路的設(shè)計(jì)17-19
• 3.4 濾波電路19-20
• 3.4.1 概述19
• 3.4.2 濾波電路的設(shè)計(jì)19-20
• 3.5 A/D轉(zhuǎn)換電路20-24
• 3.5.1 概述20
• 3.5.2 A/D轉(zhuǎn)換電路的設(shè)計(jì)20-24
• 3.6 FPGA外圍電路24-31
• 3.6.1 Cyclone系列FPGA介紹24-26
• 3.6.2 FPGA配置電路26-29
• 3.6.3 FPGA時(shí)鐘電路設(shè)計(jì)29-30
• 3.6.4 FPGA復(fù)位及調(diào)試電路設(shè)計(jì)30-31
• 3.7 電平轉(zhuǎn)換電路31-34
• 3.7.1 概述31-32
• 3.7.2 電平轉(zhuǎn)換電路設(shè)計(jì)32-34
• 3.8 電源管理電路34-39
• 3.8.1 概述34
• 3.8.2 FPGA電源設(shè)計(jì)34-38
• 3.8.3 負(fù)電源設(shè)計(jì)38-39
• 3.9 系統(tǒng)的抗干擾設(shè)計(jì)39-41
• 4 數(shù)據(jù)遠(yuǎn)程傳輸硬件電路設(shè)計(jì)41-48
• 4.1 數(shù)據(jù)傳輸?shù)慕M成方案41-42
• 4.2 光電隔離的實(shí)現(xiàn)42-44
• 4.3 采集電路板側(cè)RS485接口的實(shí)現(xiàn)44-45
• 4.4 PC機(jī)側(cè)RS485/RS232轉(zhuǎn)換器的實(shí)現(xiàn)45-48
• 5 數(shù)據(jù)采集系統(tǒng)軟件設(shè)計(jì)48-65
• 5.1 Verilog HDL設(shè)計(jì)方法概述48-50
• 5.1.1 Verilog HDL語言48
• 5.1.2 Verilog HDL設(shè)計(jì)流程48-50
• 5.2 系統(tǒng)軟件功能模塊劃分50
• 5.3 主程序模塊(synthesis)設(shè)計(jì)50-51
• 5.4 系統(tǒng)調(diào)試模塊(debug)設(shè)計(jì)51-52
• 5.5 時(shí)鐘分頻模塊(Fdiv)設(shè)計(jì)52-53
• 5.6 數(shù)據(jù)采集變換模塊(AD_CON)設(shè)計(jì)53-58
• 5.7 UART模塊設(shè)計(jì)58-63
• 5.7.1 UART發(fā)送器(txmit)設(shè)計(jì)59-62
• 5.7.2 UART接收器(rcvr)設(shè)計(jì)62-63
• 5.7.3 UART設(shè)計(jì)總模塊63
• 5.8 數(shù)據(jù)采集系統(tǒng)的波形仿真測試63-65
• 6 上位機(jī)軟件設(shè)計(jì)65-72
• 6.1 上位機(jī)軟件用到的目標(biāo)識(shí)別算法65-69
• 6.1.1 基于功率譜的有無目標(biāo)判別65-67
• 6.1.2 基于過零分析的車輛目標(biāo)識(shí)別67-68
• 6.1.3 基于峭度的單人和多人目標(biāo)判別68-69
• 6.2 算法的軟件設(shè)計(jì)流程69-70
• 6.3 算法DLL的編寫70-72
• 7 系統(tǒng)調(diào)試與實(shí)驗(yàn)結(jié)果分析72-75
• 7.1 信號采集板的調(diào)試72-73
• 7.2 系統(tǒng)實(shí)驗(yàn)結(jié)果73-74
• 7.3 實(shí)驗(yàn)結(jié)果分析74-75
• 8 總結(jié)與展望75-76
• 致謝76-77
• 參考文獻(xiàn)77-79

【引證文獻(xiàn)】

中國碩士學(xué)位論文全文數(shù)據(jù)庫 前5條

1 曾木華;基于FPGA的配電網(wǎng)故障數(shù)據(jù)采集與處理[D];南昌大學(xué);2010年

2 周筱瀟;一種基于SHARC的數(shù)據(jù)記錄設(shè)備的設(shè)計(jì)與實(shí)現(xiàn)[D];南京理工大學(xué);2011年

3 周瑜;氣固流化床結(jié)片監(jiān)測系統(tǒng)設(shè)計(jì)及算法研究[D];北京化工大學(xué);2012年

4 黃磊;智能變電站智能開關(guān)設(shè)備控制器的研究與實(shí)現(xiàn)[D];南京理工大學(xué);2013年

5 王衛(wèi)衛(wèi);地震動(dòng)與磁復(fù)合探測技術(shù)研究[D];南京理工大學(xué);2013年

  本文關(guān)鍵詞：基于FPGA與PC機(jī)的地震動(dòng)信號采集與處理系統(tǒng)的研究與實(shí)現(xiàn)，，由筆耕文化傳播整理發(fā)布。

本文編號：297743