本文關(guān)鍵詞：基于FPGA的循環(huán)冗余校驗(yàn)碼設(shè)計(jì)

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【摘要】：本文主要介紹了循環(huán)冗余校驗(yàn)碼的模塊設(shè)計(jì)及其基本原理,并利用Verilog HDL設(shè)計(jì)循環(huán)冗余校驗(yàn)碼,給出了基于FPGA的可編程邏輯器件的實(shí)現(xiàn)方法及其仿真結(jié)果.同時(shí)闡述了循環(huán)冗余校驗(yàn)碼的應(yīng)用前景。
【作者單位】： 成都理工大學(xué)信息科學(xué)與技術(shù)學(xué)院;
【關(guān)鍵詞】： 循環(huán)冗余校驗(yàn)碼 Verilog FPGA
【分類(lèi)號(hào)】：TN911.2
【正文快照】： ·154·成都理工大學(xué)信息科學(xué)與技術(shù)學(xué)院周亮余小平在現(xiàn)代數(shù)字通信中,要求信息在傳輸過(guò)程中所造成的數(shù)字差錯(cuò)必須足夠低。但由于通信信道里存在的噪聲和通信信道不理想的傳輸特性造成了信號(hào)的碼間串?dāng)_,從而導(dǎo)致了信息在傳輸過(guò)程產(chǎn)生了差錯(cuò)。所以為了最大限度的保證通信過(guò)程中

【相似文獻(xiàn)】

中國(guó)期刊全文數(shù)據(jù)庫(kù) 前10條

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本文編號(hào)：998000