發(fā)布時間：2017-10-09 04:00

  本文關(guān)鍵詞：基于FPGA的循環(huán)冗余校驗碼設(shè)計

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【摘要】：本文主要介紹了循環(huán)冗余校驗碼的模塊設(shè)計及其基本原理,并利用Verilog HDL設(shè)計循環(huán)冗余校驗碼,給出了基于FPGA的可編程邏輯器件的實現(xiàn)方法及其仿真結(jié)果.同時闡述了循環(huán)冗余校驗碼的應(yīng)用前景。
【作者單位】： 成都理工大學信息科學與技術(shù)學院;
【關(guān)鍵詞】： 循環(huán)冗余校驗碼 Verilog FPGA
【分類號】：TN911.2
【正文快照】： ·154·成都理工大學信息科學與技術(shù)學院周亮余小平在現(xiàn)代數(shù)字通信中,要求信息在傳輸過程中所造成的數(shù)字差錯必須足夠低。但由于通信信道里存在的噪聲和通信信道不理想的傳輸特性造成了信號的碼間串擾,從而導致了信息在傳輸過程產(chǎn)生了差錯。所以為了最大限度的保證通信過程中

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