本文關(guān)鍵詞：無線通信系統(tǒng)中乘積編譯碼電路設(shè)計

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【摘要】：乘積碼是一種糾錯性能接近香農(nóng)極限的糾錯編碼。其編碼結(jié)構(gòu)簡單,糾錯性能優(yōu)異,能夠提高數(shù)據(jù)傳輸可靠性,減少出錯重傳,從而降低通信系統(tǒng)功耗。本文以無線通信系統(tǒng)為應(yīng)用背景,著重研究乘積編譯碼有關(guān)算法與設(shè)計相應(yīng)電路,能夠有效降低數(shù)據(jù)差錯,同時滿足系統(tǒng)吞吐率要求。論文的主要內(nèi)容包括：(1)綜述國內(nèi)外乘積碼的研究現(xiàn)狀,包括碼字的構(gòu)造方法,編碼延時問題,譯碼算法以及硬件電路設(shè)計。(2)乘積碼的Chase迭代譯碼算法的分析和簡化,并對其各項參數(shù)進行優(yōu)化選取。仿真結(jié)果表明所設(shè)計的碼字能夠滿足無線多媒體傳感器網(wǎng)絡(luò)的要求。(3)分析編譯碼算法的電路實現(xiàn)方法,主要對編碼算法和Chase迭代譯碼算法進行電路設(shè)計分析。編碼電路設(shè)計中,采用寄存器組進行數(shù)據(jù)存儲,提出一種適用于本系統(tǒng)的時序調(diào)度算法,相比于傳統(tǒng)RAM存儲結(jié)構(gòu),編碼延時降低50%以上。譯碼電路中,采用改進的縮放因子參數(shù),利用移位操作代替乘法操作。利用優(yōu)化的歐式距離計算方法,將減法與平方和運算簡化為乘法與加法運算。在進行不確定位查找時,采用分時復(fù)用和部分并行的工作方式,將比較單元的數(shù)量縮減一半。(4)編譯碼電路的仿真與驗證測試,包括各個子電路模塊的寄存器傳輸級設(shè)計與功能驗證。在此基礎(chǔ)上完成了電路的FPGA驗證與性能測試。電路仿真驗證結(jié)果表明,本文所設(shè)計的乘積編譯碼電路功能正確。相比于現(xiàn)有相同參數(shù)的糾錯技術(shù)解決方案,本設(shè)計在1.0×10-4誤比特率下的編碼增益約為0.2dB。電路測試結(jié)果表明,在信噪比為8.0dB時系統(tǒng)的誤比特率達到1.0×10-6量級,傳輸速率達到8.11 Mbps,具有優(yōu)良的糾錯性能。電路的FPGA綜合結(jié)果表明,編碼電路工作時鐘最大可達204.25MHz,譯碼電路最大可達102.67MHz,同時編譯碼電路的硬件消耗為現(xiàn)有文獻的70%以下。
【關(guān)鍵詞】：乘積碼 無線通信系統(tǒng) Chase迭代譯碼算法 數(shù)字基帶系統(tǒng)
【學(xué)位授予單位】：東南大學(xué)
【學(xué)位級別】：碩士
【學(xué)位授予年份】：2015
【分類號】：TN911.2
【目錄】：

• 摘要4-5
• Abstract5-8
• 第一章 緒論8-14
• 1.1 引言8-9
• 1.2 信道編譯碼技術(shù)與乘積碼發(fā)展研究9-11
• 1.2.1 信道編譯碼技術(shù)9-10
• 1.2.2 乘積碼技術(shù)發(fā)展研究10-11
• 1.3 論文主要工作及安排11-14
• 1.3.1 論文主要工作及設(shè)計指標(biāo)11-12
• 1.3.2 論文主要內(nèi)容安排12-14
• 第二章 乘積碼編譯碼算法分析14-32
• 2.1 乘積編譯碼概述14
• 2.2 乘積碼編碼算法分析14-16
• 2.3 乘積碼譯碼算法分析16-25
• 2.3.1 乘積碼譯碼算法概述16-18
• 2.3.2 硬判決級聯(lián)譯碼分析18-19
• 2.3.3 軟判決譯碼算法分析19
• 2.3.4 Chase迭代譯碼算法分析19-25
• 2.4 乘積碼譯碼性能分析25-31
• 2.4.1 子碼碼長對譯碼性能的影響26-27
• 2.4.2 不確定位數(shù)對譯碼性能的影響27-28
• 2.4.3 縮放因子對譯碼性能的影響28-29
• 2.4.4 迭代次數(shù)對譯碼性能的影響29
• 2.4.5 量化位數(shù)對譯碼性能的影響29-31
• 2.5 本章小結(jié)31-32
• 第三章 乘積編譯碼電路RTL設(shè)計32-52
• 3.1 無線通信系統(tǒng)架構(gòu)32-33
• 3.1.1 編碼電路架構(gòu)33
• 3.1.2 譯碼電路架構(gòu)33
• 3.2 乘積碼編碼電路設(shè)計33-37
• 3.2.1 編碼信息緩存電路34-36
• 3.2.2 子碼編碼邏輯電路36-37
• 3.3 乘積碼譯碼電路設(shè)計37-47
• 3.3.1 軟判決信息計算電路38-39
• 3.3.2 單元譯碼電路39-40
• 3.3.3 改進的不確定位查找電路40-41
• 3.3.4 測試序列生成電路41-42
• 3.3.5 校驗子譯碼電路42-44
• 3.3.6 歐氏距離度量電路44-45
• 3.3.7 外信息計算電路45-47
• 3.4 行譯碼與列譯碼電路設(shè)計47-51
• 3.4.1 行列譯碼電路架構(gòu)47
• 3.4.2 信息緩存電路47-50
• 3.4.3 譯碼控制電路50-51
• 3.5 本章小結(jié)51-52
• 第四章 乘積編譯碼電路驗證與測試52-64
• 4.1 編譯碼電路仿真驗證52-54
• 4.1.1 編碼電路仿真驗證52-53
• 4.1.2 譯碼電路仿真驗證53-54
• 4.2 編譯碼電路FPGA測試54-57
• 4.2.1 編碼電路FPGA測試55-56
• 4.2.2 譯碼電路FPGA測試56-57
• 4.3 編譯碼電路綜合結(jié)果分析57-60
• 4.4 編譯碼電路性能參數(shù)分析60-63
• 4.5 本章小結(jié)63-64
• 第五章 總結(jié)與展望64-66
• 5.1 總結(jié)64-65
• 5.2 展望65-66
• 致謝66-67
• 參考文獻67-70
• 作者簡介70-71
• 攻讀碩士學(xué)位期間的學(xué)術(shù)成果和發(fā)表的論文71

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