本文關(guān)鍵詞：高速串行總線的控制與應(yīng)用

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【摘要】：隨著科技的發(fā)展,雷達(dá)技術(shù)的應(yīng)用越來越廣,技術(shù)指標(biāo)也相應(yīng)地提高,這就對信號處理的硬件平臺提出了新的挑戰(zhàn),傳統(tǒng)的雷達(dá)信號處理機(jī)都是采用VME標(biāo)準(zhǔn)或CPCI標(biāo)準(zhǔn),其板卡之間以并行總線的方式進(jìn)行數(shù)據(jù)傳輸,但并行總線的數(shù)據(jù)傳輸速率的瓶頸問題大大限制了其應(yīng)用。而近幾年才發(fā)展起來的VPX標(biāo)準(zhǔn)由于引入了高速串行總線,使板卡之間數(shù)據(jù)傳輸速度得到很大提升,突破了并行總線傳輸瓶頸的問題,因此基于VPX標(biāo)準(zhǔn)的信號處理平臺得到越來越多的使用。本論文所研究的內(nèi)容是基于VPX架構(gòu)的信號處理平臺上高速串行總線的控制與應(yīng)用的問題,該平臺中包含F(xiàn)PGA、DSP和PowerPC三種處理器,并含有Serial RapidIO、RocketIO和PCIe三種高速串行總線,其中Serial RapidIO總線以交換互連的方式連接硬件平臺中的各個處理器,RocketIO用于FPGA之間的互連,PCIe用于PowerPC之間的互連,論文中對前兩種高速串行總線的協(xié)議分析、控制和應(yīng)用方面做了詳細(xì)說明。在PowerPC上運(yùn)行VxWorks操作系統(tǒng),通過BSP移植搭建了一個適合于本硬件平臺的操作系統(tǒng),并通過操作系統(tǒng)實現(xiàn)對Serial RapidIO交換芯片的控制,完成系統(tǒng)枚舉功能,建立路由表,并為系統(tǒng)中各個端點(diǎn)分配ID。在FPGA方面,測試Xilinx公司提供的Aurora IP核的控制與傳輸性能,針對Serial RapidIO IP核,修改其復(fù)雜的用戶接口,建立了一套適合本系統(tǒng)中所有FPGA都適用的簡化的用戶接口,并驗證了修改后的用戶接口的正確性,測試了SRIO的傳輸性能。針對具體的雷達(dá)參數(shù)和要求,本論文給出了一套以FPGA為架構(gòu)的信號預(yù)處理模塊中數(shù)據(jù)傳輸?shù)木唧w方案,分析了高速串行總線在不同情況下的具體應(yīng)用,使節(jié)點(diǎn)之間以12.5Gb/s的速率進(jìn)行數(shù)據(jù)傳輸,在此基礎(chǔ)上正確實現(xiàn)了信號預(yù)處理功能,在FPGA中得到了正確的脈壓結(jié)果和非相參積累的結(jié)果。在工程實現(xiàn)中,優(yōu)化是必不可少的環(huán)節(jié),論文中討論了FPGA在實際應(yīng)用中的幾種優(yōu)化措施,并在這幾種優(yōu)化方案的基礎(chǔ)上得到了穩(wěn)定的結(jié)果。論文最后,對論文所做的工作進(jìn)行了總結(jié),說明了論文所研究內(nèi)容的優(yōu)勢和意義,以及論文中的不足和后續(xù)的研究工作的切入點(diǎn)。
【關(guān)鍵詞】：虛擬路徑交叉互連 高速串行總線 串行快速輸入輸出口
【學(xué)位授予單位】：西安電子科技大學(xué)
【學(xué)位級別】：碩士
【學(xué)位授予年份】：2015
【分類號】：TN957.51
【目錄】：

• 摘要5-6
• ABSTRACT6-12
• 縮略語對照表12-15
• 第一章 緒論15-19
• 1.1 研究背景與意義15-16
• 1.2 國內(nèi)外發(fā)展現(xiàn)狀16-17
• 1.3 論文的內(nèi)容和安排17-19
• 第二章 高速串行總線協(xié)議分析19-31
• 2.1 高速串行總線介紹19-20
• 2.2 Serial RapidIO總線20-27
• 2.2.1 RapidIO傳輸機(jī)制20-21
• 2.2.2 RapidIO的分層體系結(jié)構(gòu)21-27
• 2.3 RocketIO總線27-29
• 2.4 VPX連接器29
• 2.5 本章小結(jié)29-31
• 第三章 系統(tǒng)平臺搭建及高速串行總線測試31-59
• 3.1 系統(tǒng)拓?fù)浣Y(jié)構(gòu)31-33
• 3.2 VxWorks操作系統(tǒng)搭建33-46
• 3.2.1 PowerPC處理器MPC8641D33
• 3.2.2 VxWorks實時操作系統(tǒng)33-34
• 3.2.3 VxWorks BSP移植34-40
• 3.2.4 Serial RapidIO枚舉功能設(shè)計40-46
• 3.3 FPGA數(shù)據(jù)傳輸?shù)膶崿F(xiàn)與測試46-57
• 3.3.1 SRIO數(shù)據(jù)傳輸?shù)膶崿F(xiàn)與測試46-53
• 3.3.2 RocketIO數(shù)據(jù)傳輸?shù)膶崿F(xiàn)與測試53-56
• 3.3.3 高速串行總線傳輸效率56-57
• 3.4 本章小結(jié)57-59
• 第四章 高速串行總線在信號處理平臺上的應(yīng)用59-73
• 4.1 系統(tǒng)功能框架59-60
• 4.2 帶響應(yīng)的寫事務(wù)的應(yīng)用60-61
• 4.3 ID按包切換的應(yīng)用61-66
• 4.4 目的地址按包切換的應(yīng)用66-68
• 4.5 系統(tǒng)工程實現(xiàn)的優(yōu)化68-71
• 4.5.1 跨時鐘域處理68-70
• 4.5.2 系統(tǒng)穩(wěn)定性優(yōu)化70-71
• 4.6 本章小結(jié)71-73
• 第五章 總結(jié)與展望73-75
• 參考文獻(xiàn)75-79
• 致謝79-81
• 作者簡介81-82

【相似文獻(xiàn)】

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本文編號：948401