本文關(guān)鍵詞：子陣級(jí)數(shù)字陣列雷達(dá)自適應(yīng)單脈沖測(cè)角電路設(shè)計(jì)與實(shí)現(xiàn)

  更多相關(guān)文章： 單脈沖 子陣 數(shù)字波束形成 數(shù)字信號(hào)處理器 FPGA

【摘要】：數(shù)字陣列自適應(yīng)單脈沖技術(shù)具有角度跟蹤精度高、跟蹤速度快和自適應(yīng)抗干擾的特點(diǎn),因此被廣泛地應(yīng)用在探測(cè)、制導(dǎo)以及電子對(duì)抗等場(chǎng)合。為了保證在自適應(yīng)干擾抑制的同時(shí),還能有效地降低系統(tǒng)成本和自適應(yīng)波束形成算法的復(fù)雜度,大規(guī)模數(shù)字陣列天線可以采用子陣結(jié)構(gòu),子陣間形成自適應(yīng)和差波束進(jìn)行角度估計(jì)。本文針對(duì)某子陣級(jí)數(shù)字陣列雷達(dá)系統(tǒng)的實(shí)際需求,研制了基于TI公司高性能8核并行處理器TMS320C6678和Xilinx公司最新的Kintex 7系列FPGA的自適應(yīng)單脈沖測(cè)角硬件電路,并在該平臺(tái)上開展子陣級(jí)自適應(yīng)單脈沖算法的研究和實(shí)現(xiàn),并進(jìn)行系統(tǒng)功能和性能測(cè)試。工作主要包括：1.針對(duì)子陣級(jí)數(shù)字陣列雷達(dá)研制的需要,完成了子陣級(jí)自適應(yīng)單脈沖算法的研究,并給出了自適應(yīng)單脈沖測(cè)角電路的實(shí)現(xiàn)方案；2.完成了以8核DSP-TMS320C6678為核心的自適應(yīng)單脈沖測(cè)角硬件電路設(shè)計(jì)、加工、焊接及硬件功能調(diào)試和接口性能測(cè)試,包括：DSP單元電路、FPGA電路、S-RapidIO (SRIO)接口、DDR3、千兆以太網(wǎng)口、電源電路和時(shí)鐘電路等；3.根據(jù)子陣級(jí)數(shù)字陣列雷達(dá)的工作流程、接口定義的要求,完成了自適應(yīng)單脈沖算法在硬件平臺(tái)的實(shí)現(xiàn)、實(shí)時(shí)性優(yōu)化和性能測(cè)試。系統(tǒng)聯(lián)調(diào)實(shí)測(cè)結(jié)果表明,所設(shè)計(jì)和實(shí)現(xiàn)的自適應(yīng)單脈沖處理器性能良好,滿足系統(tǒng)各項(xiàng)指標(biāo)要求。
【關(guān)鍵詞】：單脈沖 子陣 數(shù)字波束形成 數(shù)字信號(hào)處理器 FPGA
【學(xué)位授予單位】：南京理工大學(xué)
【學(xué)位級(jí)別】：碩士
【學(xué)位授予年份】：2015
【分類號(hào)】：TN958
【目錄】：

• 摘要3-4
• Abstract4-7
• 1 緒論7-11
• 1.1 研究歷史背景和意義7-8
• 1.2 國(guó)內(nèi)外研究現(xiàn)狀及發(fā)展趨勢(shì)8-10
• 1.2.1 子陣級(jí)自適應(yīng)單脈沖算法研究現(xiàn)狀8
• 1.2.2 子陣級(jí)數(shù)字陣列雷達(dá)發(fā)展現(xiàn)狀8-10
• 1.3 本文的主要工作和內(nèi)容安排10-11
• 2 子陣級(jí)數(shù)字陣列雷達(dá)系統(tǒng)結(jié)構(gòu)及關(guān)鍵技術(shù)11-20
• 2.1 子陣級(jí)數(shù)字陣列雷達(dá)系統(tǒng)結(jié)構(gòu)與工作流程11-12
• 2.2 自適應(yīng)DBF處理器工作流程與指標(biāo)要求12-13
• 2.3 ADBF處理器實(shí)現(xiàn)方案13-14
• 2.4 自適應(yīng)DBF處理器關(guān)鍵技術(shù)14-19
• 2.4.1 自適應(yīng)單脈沖測(cè)角算法14-18
• 2.4.2 高速并行處理和實(shí)時(shí)數(shù)據(jù)傳輸技術(shù)18-19
• 2.5 本章小節(jié)19-20
• 3 硬件電路設(shè)計(jì)與調(diào)試20-52
• 3.1 硬件電路整體概述20-21
• 3.2 硬件電路設(shè)計(jì)21-33
• 3.2.1 電源電路的設(shè)計(jì)21-25
• 3.2.2 時(shí)鐘電路的設(shè)計(jì)25-27
• 3.2.3 DSP電路設(shè)計(jì)27-32
• 3.2.4 Spartan3AN FPGA電路設(shè)計(jì)32
• 3.2.5 PCB設(shè)計(jì)32-33
• 3.3 硬件電路的調(diào)試與測(cè)試33-51
• 3.3.1 ADBF處理板電源33-36
• 3.3.2 ADBF處理板時(shí)鐘36-37
• 3.3.3 DSP Boot與程序固化37-39
• 3.3.4 DSP DDR3接口39-41
• 3.3.5 DSP與FPGA EMIF接口41-43
• 3.3.6 DSP與FPGA SRIO接口43-49
• 3.3.7 DSP千兆網(wǎng)口49-51
• 3.4 本章小節(jié)51-52
• 4 軟件程序設(shè)計(jì)與驗(yàn)證52-70
• 4.1 DSP程序功能要求52-53
• 4.2 DSP整體工作流程及實(shí)現(xiàn)框架53-54
• 4.3 DSP與外圍的互連邏輯與信號(hào)定義54-58
• 4.4 DSP軟件總體流程說(shuō)明58-60
• 4.5 ADBF處理器上位機(jī)軟件介紹60-61
• 4.6 DSP主要功能介紹與驗(yàn)證61-68
• 4.6.1 自檢功能61
• 4.6.2 通道校準(zhǔn)功能61-64
• 4.6.3 自適應(yīng)單脈沖算法64-68
• 4.7 DSP程序優(yōu)化思路與優(yōu)化方法68-69
• 4.8 本章小節(jié)69-70
• 5 ADBF處理器功能的系統(tǒng)實(shí)驗(yàn)測(cè)試70-74
• 5.1 測(cè)試平臺(tái)構(gòu)建70-71
• 5.2 測(cè)試流程及測(cè)試結(jié)果分析71-74
• 6 總結(jié)與展望74-75
• 致謝75-76
• 參考文獻(xiàn)76-79
• 附錄79

【參考文獻(xiàn)】

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本文編號(hào)：883305