本文關(guān)鍵詞：基于時(shí)分復(fù)用的PD雷達(dá)數(shù)字信號(hào)處理器的設(shè)計(jì)與實(shí)現(xiàn)

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【摘要】：數(shù)字雷達(dá)系統(tǒng)以其高精度、強(qiáng)抗干擾性、高穩(wěn)定性等特點(diǎn)成為了新一代雷達(dá)體系的發(fā)展方向,在軍事、民用方面都有著十分廣泛的應(yīng)用。傳統(tǒng)的基于FPGA+DSP平臺(tái)的雷達(dá)信號(hào)處理器,不能滿(mǎn)足彈載雷達(dá)低功耗、小型化的要求,同時(shí)所需的成本也比較高。隨著集成電路技術(shù)的不斷發(fā)展與進(jìn)步,單個(gè)芯片的處理能力得到了提升,采用專(zhuān)用集成電路(ASIC)比傳統(tǒng)的FPGA+DSP平臺(tái)處理速度更快、面積更小、功耗更低、可靠性更高,并且易于大規(guī)模生產(chǎn)以降低成本,因此有必要采用ASIC技術(shù)實(shí)現(xiàn)雷達(dá)信號(hào)處理器的設(shè)計(jì)。本文基于雷達(dá)信號(hào)處理的理論知識(shí),主要研究了脈沖多普勒(PD)雷達(dá)信號(hào)處理器的設(shè)計(jì)及其ASIC實(shí)現(xiàn)。首先對(duì)PD雷達(dá)信號(hào)處理流程進(jìn)行了研究,確定了數(shù)字下變頻(DDC)、脈沖壓縮(PC)、動(dòng)目標(biāo)檢測(cè)(MTD)所采用的算法;其次分析了基于IP核設(shè)計(jì)的流水線結(jié)構(gòu)PD雷達(dá)處理器的特點(diǎn),雖然基于IP核的設(shè)計(jì)縮短了開(kāi)發(fā)周期,且流水線結(jié)構(gòu)的數(shù)據(jù)吞吐量大,但是由于PD雷達(dá)是間歇性工作的,對(duì)于發(fā)射信號(hào)、接收信號(hào)、切換相干處理周期(CPI)這三個(gè)時(shí)間段,每個(gè)時(shí)間段都只有一個(gè)IP核處于工作狀態(tài),導(dǎo)致硬件資源利用率很低,針對(duì)該缺點(diǎn)本文提出了一種時(shí)分復(fù)用的處理器結(jié)構(gòu),根據(jù)脈沖壓縮長(zhǎng)度64~1024和脈沖積累個(gè)數(shù)8~64可配置的要求并結(jié)合各個(gè)處理流程的運(yùn)算特點(diǎn),分析各個(gè)時(shí)間段所需要完成的運(yùn)算量及所需的硬件資源,并完成模塊的劃分、設(shè)計(jì)與實(shí)現(xiàn);最后,對(duì)本文的設(shè)計(jì)進(jìn)行功能驗(yàn)證、電路實(shí)現(xiàn)及一致性檢查。本論文采用Matlab和Modelsim搭建驗(yàn)證平臺(tái),對(duì)PD雷達(dá)信號(hào)處理器進(jìn)行了功能驗(yàn)證,在不同配置模式下,將雷達(dá)信號(hào)處理器各個(gè)處理過(guò)程包括DDC、PC、MTD的處理結(jié)果與Matlab模型各個(gè)處理過(guò)程的處理結(jié)果進(jìn)行對(duì)比,計(jì)算出兩個(gè)運(yùn)算結(jié)果的相對(duì)誤差,其相對(duì)誤差值為10-4數(shù)量級(jí),該精度符合雷達(dá)信號(hào)處理的要求,說(shuō)明電路的功能是正確的。本文使用Synopsys公司的綜合工具Design Compiler,采用芯原公司0.1版本的SMIC 0.13μm標(biāo)準(zhǔn)工藝庫(kù),完成了所設(shè)計(jì)的PD雷達(dá)數(shù)字信號(hào)處理器的電路實(shí)現(xiàn),該P(yáng)D雷達(dá)信號(hào)處理器的工作頻率為200MHz,該頻率下處理器能實(shí)時(shí)的完成所需的信號(hào)處理,處理器的面積為8858093.855μm2,整個(gè)處理器的設(shè)計(jì)采用時(shí)分復(fù)用的方式節(jié)省了PC IP核和MTD IP核的面積,整體的面積減少了17%。最后通過(guò)Formality軟件進(jìn)行了形式驗(yàn)證,確保綜合后的門(mén)級(jí)網(wǎng)表和RTL級(jí)代碼設(shè)計(jì)的一致性。
【關(guān)鍵詞】：脈沖多普勒雷達(dá) 數(shù)字下變頻 脈沖壓縮 動(dòng)目標(biāo)檢測(cè) 時(shí)分復(fù)用
【學(xué)位授予單位】：西安電子科技大學(xué)
【學(xué)位級(jí)別】：碩士
【學(xué)位授予年份】：2015
【分類(lèi)號(hào)】：TN957.51
【目錄】：

• 摘要5-6
• ABSTRACT6-11
• 符號(hào)對(duì)照表11-12
• 縮略語(yǔ)對(duì)照表12-15
• 第一章 緒論15-19
• 1.1 課題背景及意義15-16
• 1.2 發(fā)展現(xiàn)狀16
• 1.3 論文的主要工作及內(nèi)容安排16-19
• 1.3.1 論文的主要工作16-17
• 1.3.2 論文的內(nèi)容安排17-19
• 第二章 PD雷達(dá)信號(hào)處理流程及其算法介紹19-33
• 2.1 PD雷達(dá)的處理流程19
• 2.2 數(shù)字下變頻19-23
• 2.2.1 低通濾波法20
• 2.2.2 多相濾波法20-22
• 2.2.3 算法分析與選擇22-23
• 2.3 脈沖壓縮23-28
• 2.3.1 脈沖壓縮的原理23-25
• 2.3.2 快速傅里葉變換25-27
• 2.3.3 算法的分析與選擇27-28
• 2.4 動(dòng)目標(biāo)檢測(cè)28-31
• 2.4.1 動(dòng)目標(biāo)檢測(cè)的原理28-31
• 2.4.2 算法分析與選擇31
• 2.5 恒虛警檢測(cè)與速度距離解模糊技術(shù)31-32
• 2.5.1 恒虛警檢測(cè)技術(shù)31
• 2.5.2 速度距離解模糊技術(shù)31-32
• 2.5.3 恒虛警處理和解模糊技術(shù)的實(shí)現(xiàn)32
• 2.6 本章小結(jié)32-33
• 第三章 時(shí)分復(fù)用結(jié)構(gòu)的PD雷達(dá)處理器的設(shè)計(jì)33-55
• 3.1 PD雷達(dá)信號(hào)處理器基本實(shí)現(xiàn)結(jié)構(gòu)分析33-37
• 3.2 時(shí)分復(fù)用結(jié)構(gòu)的PD雷達(dá)信號(hào)處理器的規(guī)劃與設(shè)計(jì)37-38
• 3.2.1 數(shù)據(jù)位寬的選擇37
• 3.2.2 PD雷達(dá)信號(hào)處理器的整體結(jié)構(gòu)37-38
• 3.3 時(shí)分復(fù)用結(jié)構(gòu)的PD雷達(dá)信號(hào)處理器的子模塊設(shè)計(jì)38-52
• 3.3.1 乘法器陣列模塊的設(shè)計(jì)38-40
• 3.3.2 數(shù)據(jù)控制模塊的設(shè)計(jì)40-42
• 3.3.3 數(shù)據(jù)后處理模塊的設(shè)計(jì)42-44
• 3.3.4 數(shù)據(jù)調(diào)整模塊的設(shè)計(jì)44-46
• 3.3.5 地址產(chǎn)生模塊的設(shè)計(jì)46-49
• 3.3.6 邏輯控制模塊的設(shè)計(jì)49-51
• 3.3.7 存儲(chǔ)模塊和蝶形因子模塊設(shè)計(jì)51-52
• 3.4 時(shí)分復(fù)用結(jié)構(gòu)的PD雷達(dá)信號(hào)處理器的工作步驟52-53
• 3.5 本章小結(jié)53-55
• 第四章 時(shí)分復(fù)用型PD雷達(dá)信號(hào)處理器的驗(yàn)證與實(shí)現(xiàn)55-67
• 4.1 PD雷達(dá)信號(hào)處理器的功能驗(yàn)證與誤差分析55-63
• 4.1.1 驗(yàn)證平臺(tái)的搭建55-56
• 4.1.2 仿真結(jié)果及誤差分析56-63
• 4.2 電路實(shí)現(xiàn)及性能評(píng)估63-65
• 4.2.1 PD雷達(dá)信號(hào)處理器的約束設(shè)置63
• 4.2.2 PD雷達(dá)信號(hào)處理器的性能評(píng)估63-65
• 4.3 形式驗(yàn)證及其驗(yàn)證報(bào)告分析65-66
• 4.4 本章小結(jié)66-67
• 第五章 總結(jié)與展望67-69
• 5.1 論文總結(jié)67
• 5.2 工作展望67-69
• 參考文獻(xiàn)69-71
• 致謝71-73
• 作者簡(jiǎn)介73-74

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