本文關(guān)鍵詞：基于FPGA的LDPC碼高速譯碼器的設(shè)計(jì)與實(shí)現(xiàn)

  更多相關(guān)文章： 低密度奇偶校驗(yàn)碼 準(zhǔn)循環(huán) 高速譯碼器 FPGA

【摘要】：隨著空間科學(xué)技術(shù)的飛速發(fā)展和信道編碼技術(shù)的不斷探索,數(shù)字通信系統(tǒng)越來越復(fù)雜,對(duì)通信設(shè)備的傳輸速度和誤碼率的要求越來越高。目前國內(nèi)信道編碼技術(shù)相對(duì)比較落后,并不能達(dá)到數(shù)字通信高速傳輸?shù)囊?因此有必要對(duì)信道編碼技術(shù)進(jìn)行研究,特別是對(duì)編譯碼技術(shù)進(jìn)行設(shè)計(jì)與實(shí)現(xiàn)。而低密度奇偶校驗(yàn)碼(Low-Density Parity-Check Codes,LDPC)是近年來信道編碼領(lǐng)域的一個(gè)里程碑式的進(jìn)展,其優(yōu)異的糾錯(cuò)性能和并行的譯碼算法使得它在數(shù)字通信系統(tǒng)中得到廣泛應(yīng)用。盡管如此,當(dāng)前硬件實(shí)現(xiàn)的LDPC碼譯碼器仍然存在著速度較低、性能較差以及靈活性不夠等問題。鑒于此,在FPGA上設(shè)計(jì)與實(shí)現(xiàn)LDPC碼高速譯碼器對(duì)實(shí)際工程應(yīng)用具有極大的意義。本文主要研究如何在FPGA上設(shè)計(jì)與實(shí)現(xiàn)LDPC碼的高速譯碼。首先對(duì)LDPC碼的基礎(chǔ)理論以及譯碼算法進(jìn)行深入研究,重點(diǎn)分析了概率域BP譯碼算法、對(duì)數(shù)域BP譯碼算法、最小和譯碼算法以及改進(jìn)最小和譯碼算法,并通過仿真分析和比較了這些譯碼算法的譯碼性能,以便于尋找出適合在FPGA上設(shè)計(jì)與實(shí)現(xiàn)的譯碼算法,并優(yōu)化改進(jìn)使其進(jìn)行高速譯碼。然后,依據(jù)本文所給出的譯碼器的高速需求,選出易于設(shè)計(jì)與實(shí)現(xiàn)的準(zhǔn)循環(huán)LDPC碼,并根據(jù)其碼型轉(zhuǎn)換成塊準(zhǔn)循環(huán)LDPC碼,采用高并行度的方式對(duì)高速譯碼器進(jìn)行設(shè)計(jì),包括譯碼數(shù)據(jù)輸入輸出模塊、變量節(jié)點(diǎn)與校驗(yàn)節(jié)點(diǎn)的更新、譯碼信息的存儲(chǔ)等,對(duì)提高譯碼器吞吐量的設(shè)計(jì)方法進(jìn)行了優(yōu)化,如高效利用硬件資源、系統(tǒng)高時(shí)鐘穩(wěn)定工作、最大迭代次數(shù)的有效降低等;最后在搭載有Xilinx公司Virtex5系列的FPGA芯片的板卡上設(shè)計(jì)Verilog硬件譯碼程序,并實(shí)現(xiàn)了CCSDS推薦的(8176,7154)LDPC縮短碼的高速譯碼,包括數(shù)據(jù)輸入輸出控制,譯碼數(shù)據(jù)高效存儲(chǔ),變量節(jié)點(diǎn)單元各功能模塊和校驗(yàn)節(jié)點(diǎn)單元各功能模塊的實(shí)現(xiàn),并對(duì)其進(jìn)行測(cè)試驗(yàn)證以此來分析其性能。綜上所述,通過對(duì)LDPC碼的相關(guān)原理及其譯碼算法進(jìn)行研究與分析,利用MATLAB仿真,采用FPGA對(duì)LDPC碼高速譯碼器進(jìn)行設(shè)計(jì)與優(yōu)化,并編寫Verilog硬件程序進(jìn)行測(cè)試與分析。測(cè)試結(jié)果表明基于FPGA的LDPC碼高速譯碼器可以達(dá)到相關(guān)指標(biāo)要求,在基本不損失譯碼性能的情況下,實(shí)現(xiàn)了該譯碼器單路650Mbps的高速譯碼。
【關(guān)鍵詞】：低密度奇偶校驗(yàn)碼 準(zhǔn)循環(huán) 高速譯碼器 FPGA
【學(xué)位授予單位】：西安電子科技大學(xué)
【學(xué)位級(jí)別】：碩士
【學(xué)位授予年份】：2015
【分類號(hào)】：TN911.22
【目錄】：

• 摘要5-6
• ABSTRACT6-11
• 符號(hào)對(duì)照表11-12
• 縮略語對(duì)照表12-15
• 第一章 緒論15-21
• 1.1 研究背景和意義15-16
• 1.2 LDPC碼的發(fā)展和研究現(xiàn)狀16-19
• 1.3 主要內(nèi)容及章節(jié)安排19-21
• 第二章 LDPC碼的基本理論及其譯碼算法21-37
• 2.1 LDPC碼的基本理論21-25
• 2.1.1 線性分組碼21-22
• 2.1.2 LDPC碼及其表示22-23
• 2.1.3 規(guī)則LDPC碼與不規(guī)則LDPC碼23-25
• 2.2 QC-LDPC碼的基本概念及特點(diǎn)25-26
• 2.3 LDPC碼譯碼算法26-33
• 2.3.1 硬判決譯碼算法26-27
• 2.3.2 軟判決譯碼算法27-33
• 2.4 常用譯碼算法的仿真及其性能分析33-35
• 2.4.1 常用譯碼算法的仿真分析33
• 2.4.2 歸一化最小和譯碼算法的仿真分析33-35
• 2.5 本章小結(jié)35-37
• 第三章 基于FPGA的LDPC碼高速譯碼器的設(shè)計(jì)37-51
• 3.1 LDPC碼的選擇及其分析37-40
• 3.1.1 LDPC碼的選擇37
• 3.1.2 QC-LDPC碼的碼型分析37-40
• 3.2 基于FPGA的高速譯碼流程的設(shè)計(jì)40-41
• 3.3 LDPC碼高速譯碼器的設(shè)計(jì)41-46
• 3.3.1 譯碼數(shù)據(jù)輸入輸出模塊42-43
• 3.3.2 變量節(jié)點(diǎn)更新單元43-44
• 3.3.3 譯碼信息存儲(chǔ)44
• 3.3.4 校驗(yàn)節(jié)點(diǎn)更新單元44-46
• 3.4 提高譯碼速度的關(guān)鍵性技術(shù)研究46-49
• 3.4.1 通過高效利用硬件資源來提高吞吐量46-47
• 3.4.2 通過提高系統(tǒng)工作時(shí)鐘頻率來提高吞吐量47-48
• 3.4.3 通過降低最大迭代次數(shù)來提高吞吐量48-49
• 3.5 本章小結(jié)49-51
• 第四章 基于FPGA的LDPC碼高速譯碼器的實(shí)現(xiàn)及其性能分析51-67
• 4.1 實(shí)現(xiàn)LDPC碼高速譯碼器的軟硬件平臺(tái)51-53
• 4.1.1 軟件工具51-52
• 4.1.2 硬件平臺(tái)52-53
• 4.2 LDPC碼高速譯碼器的FPGA的實(shí)現(xiàn)53-61
• 4.2.1 數(shù)據(jù)輸入輸出緩存的控制53-56
• 4.2.2 譯碼數(shù)據(jù)存儲(chǔ)的實(shí)現(xiàn)56-57
• 4.2.3 變量節(jié)點(diǎn)單元的實(shí)現(xiàn)57-58
• 4.2.4 校驗(yàn)節(jié)點(diǎn)單元的實(shí)現(xiàn)58-61
• 4.3 高速譯碼器的實(shí)現(xiàn)結(jié)果及其測(cè)試分析61-65
• 4.3.1 硬件實(shí)現(xiàn)及仿真結(jié)果61-62
• 4.3.2 高速譯碼器的性能測(cè)試分析62-65
• 4.4 本章小結(jié)65-67
• 第五章 總結(jié)與展望67-69
• 5.1 論文工作總結(jié)67
• 5.2 今后工作展望67-69
• 附錄A69-71
• 參考文獻(xiàn)71-75
• 致謝75-77
• 作者簡(jiǎn)介77-78

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本文編號(hào)：833113