發(fā)布時間：2017-09-08 08:44

  本文關(guān)鍵詞：高速串行通信協(xié)議棧邏輯物理層的設(shè)計

  更多相關(guān)文章： 定制串行通信協(xié)議棧 邏輯物理層 通道協(xié)商 鏈路訓(xùn)練 Verilog VC707

【摘要】：互聯(lián)網(wǎng)的發(fā)展伴隨著大數(shù)據(jù)時代的到來,對服務(wù)器處理海量數(shù)據(jù)的能力提出了更高的要求,由此帶來對網(wǎng)絡(luò)中設(shè)備與設(shè)備之間信息交互的要求越來越高。研究高效的高速I/O串行總線是一種必然趨勢,而定制串行通信協(xié)議棧是高速I/O串行總線,分為服務(wù)層、網(wǎng)絡(luò)層、數(shù)據(jù)鏈路層和物理層,主要應(yīng)用于網(wǎng)絡(luò)中多節(jié)點間的數(shù)據(jù)高速傳輸與轉(zhuǎn)發(fā),它能夠支持數(shù)據(jù)中心的遠程內(nèi)存直接訪問,以滿足其對于大容量內(nèi)存的需求。邏輯物理層是定制通信協(xié)議棧物理層邏輯部分,在整個定制通信協(xié)議棧的系統(tǒng)結(jié)構(gòu)中占舉足輕重的位置。本文對邏輯物理層模塊功能和結(jié)構(gòu)進行了相關(guān)的需求分析,給出了設(shè)計和實現(xiàn)的詳細過程。首先對通信協(xié)議棧邏輯物理層相關(guān)的技術(shù)進行研究,包括多通道字符的處理、極性翻轉(zhuǎn)、通道協(xié)商等。接著對設(shè)計的整體性能、功能、結(jié)構(gòu)和模塊層次進行了詳細闡述,將邏輯物理層分為發(fā)送端、接收端和鏈路訓(xùn)練與控制狀態(tài)機,邏輯物理層內(nèi)部通過握手的方法完成鏈路的訓(xùn)練過程,保證上層服務(wù)層包和數(shù)據(jù)鏈路層包的正確發(fā)送和接收。然后重點闡述了邏輯物理層的模塊實現(xiàn)過程,對邏輯物理層模塊中的重要組成部分進行深入剖析,通過對各個模塊的實現(xiàn)描述,說明了邏輯物理層對發(fā)送和接收報文進行處理的具體步驟,以及鏈路訓(xùn)練的協(xié)商機制,主要包括字節(jié)的拆分、通道的協(xié)商、字符的鎖定和多通道之間的去偏移處理等關(guān)鍵問題。整個實現(xiàn)過程采用Verilog語言進行RTL級描述,通過功能仿真測試,并且通過設(shè)計流程圖、模塊系統(tǒng)架構(gòu)圖和框圖等方式詳細闡述各個模塊的設(shè)計方法。最后使用ISE14.5軟件,采用Xilinx的VC707開發(fā)平臺,結(jié)合整個協(xié)議棧進行上板測試,進一步保證了邏輯物理層的健壯性,其中參考時鐘為250Mhz,數(shù)據(jù)位寬為256比特,系統(tǒng)主時鐘達到125Mhz,實現(xiàn)了預(yù)期的設(shè)計目標(biāo)。本文設(shè)計的邏輯物理層功能完善,性能可靠,滿足數(shù)據(jù)中心多節(jié)點間互聯(lián)中定制串行通信協(xié)議棧的使用要求。
【關(guān)鍵詞】：定制串行通信協(xié)議棧 邏輯物理層 通道協(xié)商 鏈路訓(xùn)練 Verilog VC707
【學(xué)位授予單位】：東南大學(xué)
【學(xué)位級別】：碩士
【學(xué)位授予年份】：2015
【分類號】：TN915.04
【目錄】：

• 摘要4-5
• Abstract5-8
• 第一章 緒論8-12
• 1.1 研究背景與意義8-9
• 1.2 國內(nèi)外研究現(xiàn)狀9
• 1.3 研究內(nèi)容與設(shè)計指標(biāo)9-10
• 1.3.1 研究內(nèi)容9-10
• 1.3.2 設(shè)計指標(biāo)10
• 1.4 論文組織結(jié)構(gòu)10-12
• 第二章 高速串行通信協(xié)議棧的分析12-22
• 2.1 通信協(xié)議棧與數(shù)據(jù)中心的關(guān)系12
• 2.2 內(nèi)存資源控制器12-13
• 2.3 通信協(xié)議棧分析13-14
• 2.4 服務(wù)層14-15
• 2.5 網(wǎng)絡(luò)層15
• 2.6 數(shù)據(jù)鏈路層15-16
• 2.7 物理層16-21
• 2.7.1 物理報文序列介紹16-17
• 2.7.2 多通道字符的處理和應(yīng)用17-19
• 2.7.3 極性翻轉(zhuǎn)19
• 2.7.4 通道協(xié)商機制19-20
• 2.7.5 時鐘補償20
• 2.7.6 PIPE接口和PHY介紹20-21
• 2.8 本章小結(jié)21-22
• 第三章 需求分析和方案制定22-34
• 3.1 需求分析22-24
• 3.1.1 系統(tǒng)功能概述22
• 3.1.2 初始化配置22-23
• 3.1.3 初始化過程23
• 3.1.4 初始化結(jié)束23
• 3.1.5 設(shè)計需求23-24
• 3.2 系統(tǒng)結(jié)構(gòu)24-25
• 3.3 系統(tǒng)模塊層次25-33
• 3.3.1 邏輯物理層接口包格式26
• 3.3.2 txalign模塊功能介紹26-28
• 3.3.3 txlane模塊功能介紹28-29
• 3.3.4 rxlane模塊功能介紹29-30
• 3.3.5 deskew模塊功能介紹30-32
• 3.3.6 鏈路狀態(tài)機模塊功能介紹32-33
• 3.4 本章小結(jié)33-34
• 第四章 邏輯物理層的硬件設(shè)計34-62
• 4.1 txalign模塊的設(shè)計實現(xiàn)34-40
• 4.1.1 發(fā)送控制部分設(shè)計34-38
• 4.1.2 字節(jié)拆分部分設(shè)計38-39
• 4.1.3 通道翻轉(zhuǎn)部分設(shè)計39-40
• 4.1.4 時鐘補償部分設(shè)計40
• 4.2 txlane模塊的設(shè)計實現(xiàn)40-41
• 4.3 rxlane模塊的設(shè)計實現(xiàn)41-47
• 4.3.1 字符的鎖定與調(diào)序42-46
• 4.3.2 物理報文信息處理46-47
• 4.3.3 數(shù)據(jù)報文提取處理47
• 4.4 deskew模塊的設(shè)計實現(xiàn)47-52
• 4.4.1 通道翻轉(zhuǎn)部分設(shè)計48
• 4.4.2 去偏移部分設(shè)計48-50
• 4.4.3 字節(jié)反拆分設(shè)計50
• 4.4.4 移位和拼接設(shè)計50-51
• 4.4.5 輸出部分設(shè)計51-52
• 4.5 鏈路訓(xùn)練狀態(tài)機設(shè)計實現(xiàn)52-60
• 4.5.1 各個邏輯單元模塊介紹53-55
• 4.5.2 DET硬件實現(xiàn)描述55-56
• 4.5.3 POL硬件實現(xiàn)描述56-57
• 4.5.4 CFG硬件實現(xiàn)描述57-58
• 4.5.5 RCV硬件實現(xiàn)描述58-60
• 4.5.6 LO硬件實現(xiàn)描述60
• 4.6 本章小結(jié)60-62
• 第五章 驗證及結(jié)果分析62-82
• 5.1 模塊級功能驗證62-69
• 5.1.1 初始化配置測試62
• 5.1.2 數(shù)據(jù)收發(fā)正確性測試62-64
• 5.1.3 串行速率可配置測試64
• 5.1.4 通道可配置測試64-65
• 5.1.5 通道協(xié)商測試65-66
• 5.1.6 字符鎖定與調(diào)序測試66-67
• 5.1.7 通道間去偏移測試67-68
• 5.1.8 壓力測試68-69
• 5.2 系統(tǒng)級功能驗證69-71
• 5.3 FPGA驗證71-81
• 5.3.1 FPGA驗證流程71-74
• 5.3.2 ISE綜合74-77
• 5.3.3 ISE實現(xiàn)77-78
• 5.3.4 上板驗證78-81
• 5.4 本章小結(jié)81-82
• 第六章 總結(jié)與展望82-84
• 6.1 總結(jié)82
• 6.2 展望82-84
• 參考文獻84-86
• 致謝86-88
• 攻讀碩士學(xué)位期間發(fā)表的論文88

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