本文關(guān)鍵詞：慣導(dǎo)輸出模擬器設(shè)計(jì)

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【摘要】：針對(duì)慣導(dǎo)組件產(chǎn)品測(cè)試中多種信號(hào)的輸出,設(shè)計(jì)一種基于FPGA慣導(dǎo)組件輸出模擬系統(tǒng);以FPGA芯片為核心,在Quartus II軟件開(kāi)發(fā)平臺(tái)上使用Verilog語(yǔ)言進(jìn)行編程然后生成原理圖,設(shè)計(jì)DDS(direct digital synthesizer)信號(hào)發(fā)生器來(lái)輸出48路脈沖信號(hào),實(shí)現(xiàn)對(duì)4個(gè)慣導(dǎo)組件輸出的48路脈沖信號(hào)模擬;在FPGA中采用Verilog硬件描述語(yǔ)言編寫(xiě)8串口發(fā)送代碼生成原理圖,實(shí)現(xiàn)對(duì)8個(gè)慣導(dǎo)組件輸出8路串口數(shù)據(jù)的模擬;通過(guò)人機(jī)交互界面的按鍵和液晶對(duì)脈沖輸出和串口發(fā)送的參數(shù)進(jìn)行調(diào)節(jié),實(shí)現(xiàn)脈沖輸出和串口發(fā)送的設(shè)定;利用DDS技術(shù)設(shè)計(jì)48路脈沖較其他方法精度更高,利用FPGA的并行運(yùn)算特點(diǎn)實(shí)現(xiàn)8路串口數(shù)據(jù)的并行發(fā)送;設(shè)計(jì)降低了各種測(cè)試信號(hào)連接時(shí)的復(fù)雜度,提高了測(cè)試信號(hào)的穩(wěn)定度和慣導(dǎo)組件標(biāo)定的效率。
【作者單位】： 西安工業(yè)大學(xué)電子信息工程學(xué)院;
【關(guān)鍵詞】： 慣導(dǎo)組件 脈沖 串口 精度 并行
【分類(lèi)號(hào)】：TN966
【正文快照】： 0引言慣性導(dǎo)航系統(tǒng)中的核心是慣性測(cè)量組件(inertial measure-ment unit),它通常由3個(gè)單軸加速度計(jì)和3個(gè)單軸陀螺儀組成,每一個(gè)單軸加速度計(jì)輸出正、負(fù)半軸脈沖信號(hào),每個(gè)單軸陀螺儀輸出順時(shí)針和逆時(shí)針的脈沖信號(hào),所以每套慣性導(dǎo)航系統(tǒng)組件有12路脈沖信號(hào)輸出,其中包括6路陀螺

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本文編號(hào)：812330