本文關(guān)鍵詞：低功耗雙模小數(shù)分頻鎖相環(huán)的研究與設(shè)計(jì)

  更多相關(guān)文章： 鎖相環(huán) 低功耗 雙模 小數(shù)分頻 數(shù)�；旌�

【摘要】：隨著無(wú)線通信系統(tǒng)的飛速發(fā)展,以及智能化生活、萬(wàn)物互聯(lián)時(shí)代的到來(lái),基于鎖相環(huán)結(jié)構(gòu)的頻率合成器設(shè)計(jì)一直都是研究開(kāi)發(fā)的熱點(diǎn)。CMOS工藝尺寸的不斷縮小以及便攜式設(shè)備的普及化,要求集成電路芯片向著低電壓低功耗的方向發(fā)展；同時(shí),通信頻帶的日益擁擠要求鎖相環(huán)具有高的頻率分辨率,這使得傳統(tǒng)的整數(shù)分頻鎖相環(huán)逐漸被小數(shù)分頻所取代；此外,多模多標(biāo)準(zhǔn)的系統(tǒng)平臺(tái)要求鎖相環(huán)能夠具有寬頻帶輸出或者多模輸出。而隨著2.4GHz和5.8GHz成為了無(wú)線通信中的兩個(gè)公用頻點(diǎn),3.6GHz也在近幾年被新加入公用頻點(diǎn)中。因此,本文針對(duì)低功耗的2.4/3.6GHz雙模小數(shù)分頻鎖相環(huán)進(jìn)行研究設(shè)計(jì),順應(yīng)國(guó)內(nèi)日新月異的無(wú)線通信發(fā)展,同時(shí)希望對(duì)我們國(guó)內(nèi)高端通用芯片的自主研發(fā)以及集成電路產(chǎn)業(yè)的發(fā)展起到一些積極的作用。 本文的主要工作和創(chuàng)新點(diǎn)包括： 1、基于對(duì)鎖相環(huán)系統(tǒng)各個(gè)模塊的基礎(chǔ)理論和線性模型分析,建立了小數(shù)分頻鎖相環(huán)的系統(tǒng)傳輸模型以及噪聲傳輸模型；詳細(xì)介紹了三階環(huán)路濾波器的分析方式,并推導(dǎo)了本設(shè)計(jì)所采用三階濾波器的器件參數(shù),確定鎖相環(huán)系統(tǒng)的環(huán)路帶寬和相位裕度；仿真驗(yàn)證鎖相環(huán)的環(huán)路特性以及各個(gè)模塊的噪聲傳遞特性,推導(dǎo)鎖相環(huán)各個(gè)模塊所引入的噪聲對(duì)鎖相環(huán)輸出信號(hào)的影響,為優(yōu)化鎖相環(huán)設(shè)計(jì)提供指導(dǎo)。 2、分析了鑒頻鑒相器的“死區(qū)”和“盲區(qū)”問(wèn)題,電荷泵的非理想效應(yīng)與結(jié)構(gòu)的選擇,壓控振蕩器的相位噪聲理論和設(shè)計(jì)原則,預(yù)分頻器速度與功耗的折衷考慮,小數(shù)分頻器的實(shí)現(xiàn)策略,Σ-△調(diào)制器的噪聲整形,以及自動(dòng)頻帶選擇器的主要性能選擇,并提出了符合設(shè)計(jì)指標(biāo)的高性能電路結(jié)構(gòu)和算法,通過(guò)功能和性能的仿真驗(yàn)證；對(duì)環(huán)路的穩(wěn)定性設(shè)計(jì)以及參考雜散的抑制進(jìn)行了分析討論；此外針對(duì)測(cè)試結(jié)果中自動(dòng)頻帶選擇器(AFC)因計(jì)數(shù)誤差累積導(dǎo)致的輸出跳變問(wèn)題,對(duì)其進(jìn)行了改進(jìn)設(shè)計(jì),使得其精度和速度再一次得到提高。 3、采用國(guó)內(nèi)40nm1P8M Mixed-signal CMOS工藝實(shí)現(xiàn)了2.4/3.6GHz雙模小數(shù)分頻鎖相環(huán)。PLL系統(tǒng)的整體仿真驗(yàn)證均滿足設(shè)計(jì)指標(biāo),并設(shè)計(jì)了測(cè)試PCB進(jìn)行芯片測(cè)試。由于是第一次流片,對(duì)工藝模型的偏差無(wú)法把握,導(dǎo)致鎖相環(huán)最終的輸出頻率與設(shè)計(jì)值相比出現(xiàn)了一定的偏差,且輸出參考雜散較高(一般要做到-50dBc),這些問(wèn)題會(huì)在下一版設(shè)計(jì)中進(jìn)行調(diào)整。測(cè)試結(jié)果表明,芯片可以正常工作在0.8V電源電壓(VCO模塊為0.5V)下。在2.4GHz模式下,鎖相環(huán)的調(diào)諧范圍為2.8～3.4GHz,其相位噪聲為一122.5dBc/Hz@1MHz,參考雜散低于-38dBc,功耗為5.3mW,鎖定時(shí)間≤20μs,綜合性能指標(biāo)FOM在-185左右；3.6GHz模式下,鎖相環(huán)的調(diào)諧范圍為4.1～4.9GHz,其相位噪聲為-115dBc/Hz@1MHz,參考雜散低于-44.5dBc,功耗為5.9mW,鎖定時(shí)間≤20μs,綜合性能指標(biāo)FOM在-180左右。兩種模式下,鎖相環(huán)的主要性能指標(biāo)和綜合性能與國(guó)內(nèi)外現(xiàn)有的研究相比都處于先進(jìn)水平。 主要?jiǎng)?chuàng)新點(diǎn)：低電壓低電流失配電荷泵以及AFC算法的改進(jìn)設(shè)計(jì),2.4/3.6GHz鎖雙模VCO的實(shí)現(xiàn),2.4/3.6GHz雙模小數(shù)分頻PLL的實(shí)現(xiàn)。
【關(guān)鍵詞】：鎖相環(huán) 低功耗 雙模 小數(shù)分頻 數(shù)�；旌�
【學(xué)位授予單位】：浙江大學(xué)
【學(xué)位級(jí)別】：碩士
【學(xué)位授予年份】：2015
【分類號(hào)】：TN911.8
【目錄】：

• 致謝4-6
• 摘要6-8
• Abstract8-10
• 縮略詞表10-14
• 1 緒論14-22
• 1.1 課題背景及意義14-16
• 1.2 鎖相環(huán)的發(fā)展與現(xiàn)狀16-18
• 1.3 本論文的主要工作18-20
• 1.4 論文的組織結(jié)構(gòu)20-22
• 2 雙模鎖相環(huán)系統(tǒng)設(shè)計(jì)22-42
• 2.1 鎖相環(huán)基礎(chǔ)理論22-23
• 2.2 雙模鎖相環(huán)系統(tǒng)結(jié)構(gòu)23-33
• 2.2.1 鑒頻鑒相器25-26
• 2.2.2 電荷泵26-27
• 2.2.3 壓控振蕩器27-29
• 2.2.4 分頻器及調(diào)制器29-30
• 2.2.5 環(huán)路濾波器30-33
• 2.2.6 自動(dòng)頻帶選擇器33
• 2.3 雙模鎖相環(huán)系統(tǒng)分析33-40
• 2.3.1 鎖相環(huán)環(huán)路參數(shù)確定33-36
• 2.3.2 鎖相環(huán)系統(tǒng)噪聲分析36-40
• 2.4 本章小結(jié)40-42
• 3 模擬及射頻電路設(shè)計(jì)42-84
• 3.1 鑒頻鑒相器的設(shè)計(jì)與實(shí)現(xiàn)42-48
• 3.1.1 PFD的“死區(qū)”和“盲區(qū)”42-45
• 3.1.2 PFD電路的實(shí)現(xiàn)45-48
• 3.2 電荷泵的設(shè)計(jì)與實(shí)現(xiàn)48-59
• 3.2.1 電荷泵中的非理想效應(yīng)48-51
• 3.2.2 不同電路結(jié)構(gòu)的電荷泵51-53
• 3.2.3 電荷泵電路的實(shí)現(xiàn)53-59
• 3.3 雙模壓控振蕩器的設(shè)計(jì)與實(shí)現(xiàn)59-76
• 3.3.1 振蕩器的振蕩條件59-60
• 3.3.2 振蕩器相位噪聲理論60-65
• 3.3.3 振蕩器的設(shè)計(jì)原則65-70
• 3.3.4 雙模振蕩器電路的實(shí)現(xiàn)70-76
• 3.4 預(yù)分頻器的設(shè)計(jì)與實(shí)現(xiàn)76-80
• 3.4.1 預(yù)分頻器的結(jié)構(gòu)選擇76-78
• 3.4.2 預(yù)分頻器電路的實(shí)現(xiàn)78-80
• 3.5 鎖相環(huán)環(huán)路設(shè)計(jì)考慮80-83
• 3.5.1 環(huán)路穩(wěn)定性80-82
• 3.5.2 參考雜散的抑制82-83
• 3.6 本章小結(jié)83-84
• 4 數(shù)字電路設(shè)計(jì)84-106
• 4.1 可編程分頻器的設(shè)計(jì)84-86
• 4.2 小數(shù)分頻的實(shí)現(xiàn)86-87
• 4.3 Σ-△調(diào)制器設(shè)計(jì)87-94
• 4.3.1 Σ-△調(diào)制器原理87-90
• 4.3.2 小數(shù)分頻雜散抑制90-92
• 4.3.3 Σ-△調(diào)制器的實(shí)現(xiàn)92-94
• 4.4 自動(dòng)頻帶選擇器的設(shè)計(jì)94-105
• 4.4.1 自動(dòng)頻帶選擇原理94-95
• 4.4.2 AFC的主要性能95-96
• 4.4.3 AFC的結(jié)構(gòu)選擇96-98
• 4.4.4 AFC電路的實(shí)現(xiàn)(一)98-102
• 4.4.5 AFC電路的實(shí)現(xiàn)(二)102-105
• 4.5 本章小結(jié)105-106
• 5 雙模鎖相環(huán)的整體設(shè)計(jì)與實(shí)現(xiàn)106-132
• 5.1 設(shè)計(jì)指標(biāo)106
• 5.2 整體實(shí)現(xiàn)與仿真106-111
• 5.2.1 數(shù)�；旌螾LL設(shè)計(jì)流程106-107
• 5.2.2 PLL整體仿真107-111
• 5.3 版圖與芯片封裝111-116
• 5.3.1 PLL版圖設(shè)計(jì)111-112
• 5.3.2 PLL芯片封裝112-116
• 5.4 測(cè)試電路設(shè)計(jì)116-122
• 5.4.1 射頻輸出的阻抗匹配116-117
• 5.4.2 信號(hào)完整性分析117-118
• 5.4.3 PCB電源和地的規(guī)劃118-119
• 5.4.4 測(cè)試PCB的實(shí)現(xiàn)119-122
• 5.5 芯片測(cè)試122-131
• 5.6 本章小結(jié)131-132
• 6 總結(jié)與展望132-136
• 6.1 總結(jié)132-134
• 6.2 展望134-136
• 6.2.1 下一版流片改進(jìn)工作134
• 6.2.2 高性能低電壓PLL的進(jìn)一步優(yōu)化134
• 6.2.3 多模寬頻帶鎖相環(huán)設(shè)計(jì)134-136
• 參考文獻(xiàn)136-142
• 作者簡(jiǎn)歷及在學(xué)期間所取得的科研成果142

【參考文獻(xiàn)】

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本文編號(hào)：811243