本文關(guān)鍵詞：雷達信號處理關(guān)鍵IP核的FPGA實現(xiàn)與驗證

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【摘要】：在目前的系統(tǒng)級芯片(SoC)設(shè)計與實現(xiàn)中,驗證工作平均要占到整個設(shè)計工作量的60%～80%,隨著設(shè)計復(fù)雜度的提高,驗證復(fù)雜性及工作量還會進一步提升。驗證已經(jīng)成為SoC設(shè)計過程中最耗時耗力的一項工作,為了縮短產(chǎn)品上市時間,提高驗證效率,對SoC的驗證提出了更高的要求,基于現(xiàn)場可編程門陣列(FPGA)的原型驗證為SoC驗證提供了一種方法,并憑借其優(yōu)勢成為SoC設(shè)計及實現(xiàn)中常用的驗證手段。本文主要采用軟硬件結(jié)合的方法,針對脈沖多普勒(PD)雷達信號處理器中的數(shù)字下變頻(DDC)和脈沖壓縮(PC)模塊進行驗證,為雷達信號處理器的SoC實現(xiàn)提供指導(dǎo)性意見,主要工作如下：1、根據(jù)項目中的雷達系統(tǒng)指標(biāo)計算出雷達信號處理各個模塊的主要性能參數(shù)要求,制定出DDC和PC的設(shè)計和驗證方案。2、根據(jù)雷達信號處理靈活性的要求,結(jié)合DDC基本理論和有限狀態(tài)機技術(shù),設(shè)計出濾波系數(shù)、濾波階數(shù)和抽取倍數(shù)可配置的DDC,其中抽取倍數(shù)1～7可配置,濾波階數(shù)7～31可配置。PC分別由預(yù)處理模塊、輸入選擇模塊、快速傅里葉變換(FFT)處理模塊、輸出模塊、匹配濾波模塊和截位模塊構(gòu)成,采用單路徑延遲反饋(SDF)結(jié)構(gòu)的雙輸入輸出FFT處理器實現(xiàn)其中的FFT處理模塊,完成其寄存器傳輸級(RTL)代碼設(shè)計。3、對所設(shè)計DDC和PC的代碼進行修改,并保證代碼修改前后功能一致,在Xilinx公司的Zynq XC7Z020-1CLG484C上實現(xiàn)其原型。對于DDC,首先,用modelsim驗證了其奇偶模塊功能、配置階數(shù)分別為15和31的FIR模塊功能以及1-7倍抽取功能；其次,以濾波階數(shù)為31、抽取倍數(shù)為8的DDC為例,采用線性調(diào)頻信號作為輸入,給出MATLAB仿真結(jié)果、modelsim仿真結(jié)果和FPGA運行結(jié)果,通過這三者的比對驗證其功能。對于PC,FFT模塊是其關(guān)鍵模塊,整體PC的性能和面積均取決于此,首先,以4096點FFT為例,把MATLAB的計算結(jié)果和FPGA實際運行結(jié)果作比對,分析誤差后得出其功能正確。其次,對PC在MMATLA B平臺上進行仿真,并在ZedBoard開發(fā)板上對設(shè)計進行驗證,將FPGA上運行的結(jié)果與Matlab仿真結(jié)果進行對比。最后,給出了三種情形下的脈壓結(jié)果,都證明了功能的正確性并且對其在FPGA上實現(xiàn)的性能和資源占用情況作出了說明。
【關(guān)鍵詞】：數(shù)字下變頻 脈沖壓縮 系統(tǒng)級芯片 FPGA原型驗證
【學(xué)位授予單位】：西安電子科技大學(xué)
【學(xué)位級別】：碩士
【學(xué)位授予年份】：2015
【分類號】：TN957.51
【目錄】：

• 摘要5-7
• ABSTRACT7-12
• 符號對照表12-13
• 縮略語對照表13-18
• 第一章 緒論18-22
• 1.1 課題背景及研究意義18-19
• 1.2 國內(nèi)外研究現(xiàn)狀19
• 1.3 本文的主要工作和內(nèi)容安排19-22
• 1.3.1 本文的主要工作19-20
• 1.3.2 本文的內(nèi)容安排20-22
• 第二章 SoC中的驗證技術(shù)22-26
• 2.1 仿真技術(shù)22-23
• 2.1.1 基于事件的仿真器22
• 2.1.2 基于周期的仿真器22
• 2.1.3 基于事務(wù)的驗證22
• 2.1.4 代碼覆蓋狀況分析22
• 2.1.5 軟硬件協(xié)同驗證22-23
• 2.1.6 仿效系統(tǒng)23
• 2.1.7 快速原型系統(tǒng)23
• 2.1.8 硬件加速器23
• 2.1.9 數(shù)�；旌闲盘柗抡�23
• 2.2 靜態(tài)技術(shù)23-24
• 2.2.1 代碼靜態(tài)檢查23-24
• 2.2.2 時序驗證24
• 2.3 形式技術(shù)24
• 2.3.1 定理證明技術(shù)24
• 2.3.2 模型形式檢查24
• 2.3.3 等價性形式檢查24
• 2.4 物理驗證與分析24
• 2.5 本章小結(jié)24-26
• 第三章 基于FPGA的SoC原型驗證技術(shù)26-32
• 3.1 FPGA簡要介紹26-27
• 3.2 FPGA原型驗證簡要介紹27-28
• 3.3 FPGA原型驗證的優(yōu)勢及局限性28-29
• 3.4 FPGA原型驗證流程29-30
• 3.5 本章小結(jié)30-32
• 第四章 雷達信號處理關(guān)鍵IP核的設(shè)計與優(yōu)化32-56
• 4.1 IP核內(nèi)容與分類32-33
• 4.2 雷達信號處理流程及主要性能指標(biāo)33-34
• 4.3 可配置DDC的設(shè)計34-42
• 4.3.1 可配置DDC的整體設(shè)計34-36
• 4.3.2 可配置FIR濾波器和抽取模塊的設(shè)計36-40
• 4.3.3 多通道FIR濾波模塊設(shè)計40-42
• 4.4 可配置雙路脈沖壓縮電路的設(shè)計42-55
• 4.4.1 整體架構(gòu)43-44
• 4.4.2 預(yù)處理模塊44-46
• 4.4.3 FFT處理模塊46-51
• 4.4.4 匹配處理模塊51-53
• 4.4.5 截位模塊53-55
• 4.5 本章小結(jié)55-56
• 第五章 基于FPGA的可配置DDC和PC原型實現(xiàn)與驗證56-74
• 5.1 ZedBoard驗證平臺概述56-57
• 5.1.1 ZedBoard驗證平臺結(jié)構(gòu)56-57
• 5.1.2 驗證平臺主芯片介紹57
• 5.2 代碼移植及原型實現(xiàn)57-60
• 5.2.1 存儲單元修改58
• 5.2.2 design ware的修改58
• 5.2.3 時鐘單元的修改58
• 5.2.4 同步設(shè)計原則58-59
• 5.2.5 增加流水59
• 5.2.6 ChipScope核的插入59-60
• 5.3 驗證思路60
• 5.4 可配置DDC的驗證60-65
• 5.4.1 DDC各個模塊功能驗證分析60-62
• 5.4.2 DDC整體功能驗證62-65
• 5.4.3 DDC模塊占用FPGA資源情況與其整體性能65
• 5.5 可配置PC的驗證65-73
• 5.5.1 FFT模塊的功能驗證與誤差分析65-68
• 5.5.2 PC整體功能的仿真與驗證68-72
• 5.5.3 PC模塊占用FPGA資源情況與其整體性能72-73
• 5.6 本章小結(jié)73-74
• 第六章 總結(jié)與展望74-76
• 參考文獻76-78
• 致謝78-80
• 作者簡介80

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中國期刊全文數(shù)據(jù)庫 前10條

1 ;西安電子科技大學(xué)雷達信號處理國家級重點實驗室簡介[J];雷達學(xué)報;2012年03期

2 ;《雷達信號處理重點實驗室基金》簡介[J];西安電子科技大學(xué)學(xué)報;1997年S1期

3 ;雷達信號處理重點實驗室1997年科研情況[J];西安電子科技大學(xué)學(xué)報;1997年S1期

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本文編號：672200