發(fā)布時間：2017-08-13 01:18

  本文關(guān)鍵詞：高速串行鏈路信號完整性研究

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【摘要】：高速鏈路系統(tǒng)受到眾多因素的影響,包括互連密度、帶寬、信號完整性及功率需求等。隨著串行鏈路系統(tǒng)向高速度、高密度、低功耗、低電壓及大電流發(fā)展,數(shù)據(jù)傳輸速率顯著提高,高速串行鏈路信號完整性設(shè)計面臨前所未有的巨大挑戰(zhàn)。如何獲得可傳輸多Gbps信號的高速、穩(wěn)定、可靠的互聯(lián)系統(tǒng)成為目前國內(nèi)外許多企業(yè)和研究機(jī)構(gòu)爭相突破的課題。本文對信號完整性分析過程中涉及到的基礎(chǔ)理論進(jìn)行了簡要總結(jié)。從麥克斯韋方程講起,引入傳輸線理論和散射參數(shù),接著對系統(tǒng)的發(fā)射器、信道、接收器這三個主要環(huán)節(jié)進(jìn)行系統(tǒng)的分析,最后對時序抖動和系統(tǒng)裕量分配做了簡要介紹。設(shè)計了一個可以支持6Gbps SAS2.0高速串行鏈路的產(chǎn)品系統(tǒng),并分別對該鏈路的信號完整性進(jìn)行了仿真分析和實(shí)驗(yàn)驗(yàn)證。首先,對PCB走線的建模、阻抗、串?dāng)_等方面進(jìn)行了分析;其次,針對單板的PCB過孔進(jìn)行了三維電磁場建模并探討了過孔阻抗和回?fù)p的優(yōu)化方法;然后,通過一個純PCB走線的鏈路的仿真,研究了收發(fā)射器、編碼方式、無源信道等因素對信號完整性的影響;最后,搭建該產(chǎn)品的完整鏈路系統(tǒng),并通過過孔阻抗調(diào)整進(jìn)行設(shè)計優(yōu)化,最終通過了SAS2.0對無源傳輸信道仿真要求。為了驗(yàn)證仿真的準(zhǔn)確性和該產(chǎn)品高速鏈路的健壯性,設(shè)計了相應(yīng)的測試夾具并投板制造加工,在常溫、高低溫及溫巡環(huán)境等各種極端條件下對系統(tǒng)運(yùn)行業(yè)務(wù)壓力進(jìn)行測試,將實(shí)際產(chǎn)品業(yè)務(wù)測試環(huán)境實(shí)測結(jié)果與全鏈路無源特性仿真的結(jié)果進(jìn)行對比,進(jìn)一步分析無源仿真方法是否準(zhǔn)確、客觀、可靠;通過實(shí)時誤比特查詢,閉環(huán)分析產(chǎn)品系統(tǒng)是否能滿足6Gbps SAS2.0高速串行鏈路產(chǎn)品在各種復(fù)雜應(yīng)用環(huán)境可靠運(yùn)行的信號完整性要求。本文對PCB走線和過孔建模的方法的研究,和測試夾具板的無源測試數(shù)據(jù)對比結(jié)果一致性很好,該建模仿真方法具有很好的工程精度和應(yīng)用價值,可以在類似設(shè)計中廣泛推廣應(yīng)用。SAS總線技術(shù)廣泛應(yīng)用于企業(yè)級高性能磁盤產(chǎn)品中,但由于高速串行鏈路信號完整性設(shè)計的挑戰(zhàn)大、門檻高,國內(nèi)能推出6Gbps SAS 2.0產(chǎn)品的廠商可謂鳳毛麟角,本文對6Gbps SAS2.0高速串行鏈路仿真分析方法的研究,提供了一種采用通用ADS軟件快速進(jìn)行高速串行鏈路仿真的全新思路,可供其他6Gbps以上速率的各種高速總線設(shè)計中參考借鑒。
【關(guān)鍵詞】：信號完整性 SAS總線 統(tǒng)計眼圖 誤比特率
【學(xué)位授予單位】：電子科技大學(xué)
【學(xué)位級別】：碩士
【學(xué)位授予年份】：2015
【分類號】：TN911.6
【目錄】：

• 摘要5-6
• Abstract6-10
• 第一章 緒論10-16
• 1.1 選題背景10-12
• 1.2 研究現(xiàn)狀12-14
• 1.3 本文研究內(nèi)容14-16
• 第二章 高速串行鏈路系統(tǒng)信號完整性理論研究16-32
• 2.1 麥克斯韋方程組16-17
• 2.2 傳輸線理論17-20
• 2.3 散射參數(shù)級聯(lián)20-22
• 2.3.1 標(biāo)準(zhǔn)S參數(shù)矩陣20-21
• 2.3.2 S參數(shù)級聯(lián)21-22
• 2.4 高速串行鏈路信道分析22-28
• 2.4.1 發(fā)射器23-24
• 2.4.2 信道24-26
• 2.4.3 接收器26-28
• 2.5 時序抖動和系統(tǒng)裕量分配28-31
• 2.5.1 眼圖與抖動28-29
• 2.5.2 系統(tǒng)裕量分配29-30
• 2.5.3 誤比特率30-31
• 2.6 本章小結(jié)31-32
• 第三章 高速串行鏈路信號完整性仿真分析32-59
• 3.1 仿真軟件32-33
• 3.2 PCB走線建模和仿真分析33-40
• 3.2.1 PCB走線建模35-38
• 3.2.2 PCB走線仿真38-40
• 3.2.3 仿真結(jié)果分析40
• 3.3 過孔參數(shù)化建模和仿真分析40-46
• 3.3.1 過孔參數(shù)化建模40-42
• 3.3.2 過孔參數(shù)化仿真及優(yōu)化42-45
• 3.3.3 仿真結(jié)果分析45-46
• 3.4 高速串行鏈路系統(tǒng)仿真46-58
• 3.4.1 高速串行鏈路系統(tǒng)模型搭建46-47
• 3.4.2 高速串行鏈路系統(tǒng)仿真47-54
• 3.4.3 SAS2.0 高速串行鏈路仿真設(shè)計54-58
• 3.5 本章小結(jié)58-59
• 第四章 高速串行鏈路信號完整性測試驗(yàn)證59-70
• 4.1 測試方法59
• 4.2 無源系統(tǒng)測試59-65
• 4.2.1 時域測試59-60
• 4.2.2 頻域測試60-61
• 4.2.3 測試方案61-65
• 4.3 有源系統(tǒng)測試65-69
• 4.3.1 儀器模擬的測試場景65-67
• 4.3.2 實(shí)際工作的測試場景67-69
• 4.4 本章小結(jié)69-70
• 第五章 總結(jié)與展望70-72
• 5.1 本文工作總結(jié)70-71
• 5.2 下一步工作展望71-72
• 致謝72-73
• 參考文獻(xiàn)73-76

【參考文獻(xiàn)】

中國期刊全文數(shù)據(jù)庫 前1條

1 黃震;;高速電路信號完整性探討[J];艦船電子對抗;2010年03期

中國碩士學(xué)位論文全文數(shù)據(jù)庫 前1條

1 李海南;基于PXIe總線的高速串行背板設(shè)計[D];電子科技大學(xué);2013年

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本文編號：664651