本文關(guān)鍵詞：基于C-RAN架構(gòu)的PRACH接收端的研究與FPGA實(shí)現(xiàn)

  更多相關(guān)文章： C-RAN 物理層隨機(jī)接入信道 降采樣濾波 現(xiàn)場可編程門陣列

【摘要】：高投入、高能耗、低利用率的無線接入網(wǎng)已經(jīng)受到了巨大的挑戰(zhàn),移動運(yùn)營商必須找到低成本的方法為用戶提供無線業(yè)務(wù)。集中式,協(xié)作式,實(shí)時(shí)云式的綠色無線接入網(wǎng)(C-RAN)能有效減少開支,提高用戶的容量,滿足未來無線接入網(wǎng)的需求,是未來無線接入網(wǎng)發(fā)展的方向。隨機(jī)接入作為用戶網(wǎng)絡(luò)接入的首要步驟,對C-RAN架構(gòu)的有效實(shí)施起著關(guān)鍵的作用。本論文首先研究了C-RAN的總體架構(gòu),包括C-RAN架構(gòu)下的數(shù)字前端的總體方案。數(shù)字前端系統(tǒng)包含了PRACH信道接收端的處理,并且要求鏈路的時(shí)鐘頻率為250MHz,單天線的吞吐率為8Gbps,延時(shí)小于1ms,支持5MHz、10MHz、20MHz帶寬。分析了LTE中PRACH信道的作用與物理層信道結(jié)構(gòu),包括前導(dǎo)序列的格式、時(shí)頻域結(jié)構(gòu)、資源配置方式。其次對PRACH接收端的關(guān)鍵算法進(jìn)行了分析,包括前導(dǎo)接收方案和檢測方案,并且比較了前導(dǎo)接收方案中的直接FFT算法和時(shí)域降采樣濾波算法的復(fù)雜度。在Matlab平臺上搭建了PRACH信道發(fā)送端和接收端的浮點(diǎn)仿真模型,對直接FFT算法和時(shí)域?yàn)V波降采樣算法進(jìn)行浮點(diǎn)仿真,比較檢測概率是否滿足協(xié)議的要求。在Matlab平臺上對時(shí)域?yàn)V波和降采樣算法的兩種實(shí)現(xiàn)結(jié)構(gòu)進(jìn)行了定點(diǎn)仿真,評估了這兩種結(jié)構(gòu)在FPGA上實(shí)現(xiàn)后的定點(diǎn)誤差,定點(diǎn)誤差在410?左右。最后基于C-RAN數(shù)字前端PRACH接收端的處理過程,設(shè)計(jì)了PRACH接收端的整體框架,并對各個(gè)子模塊的電路進(jìn)行了詳細(xì)設(shè)計(jì),特別是對濾波模塊的兩種結(jié)構(gòu)進(jìn)行設(shè)計(jì),分析了兩種結(jié)構(gòu)的優(yōu)缺點(diǎn)。驗(yàn)證每個(gè)子模塊的邏輯功能的正確性,并且分析了PRACH接收端的資源消耗和性能指標(biāo),最后在FPGA板卡上進(jìn)行了板級測試。PRACH接收端靜態(tài)時(shí)序分析后的最大的時(shí)鐘頻率為298.15MHz,單天線的吞吐率為9.54Gbps,處理延時(shí)為0.527ms,遠(yuǎn)遠(yuǎn)小于1ms,支持5MHz、10MHz、20MHz帶寬,滿足了C-RAN數(shù)字前端實(shí)時(shí)性的要求。
【關(guān)鍵詞】：C-RAN 物理層隨機(jī)接入信道 降采樣濾波 現(xiàn)場可編程門陣列
【學(xué)位授予單位】：電子科技大學(xué)
【學(xué)位級別】：碩士
【學(xué)位授予年份】：2015
【分類號】：TN925.93;TN791
【目錄】：

• 摘要5-6
• ABSTRACT6-14
• 縮略詞表14-15
• 第一章 緒論15-23
• 1.1 研究背景15
• 1.2 國內(nèi)外研究現(xiàn)狀15-21
• 1.2.1 C-RAN研究現(xiàn)狀16-18
• 1.2.2 LTE演進(jìn)及其關(guān)鍵技術(shù)18-20
• 1.2.3 物理層隨機(jī)接入信道簡介20-21
• 1.3 本文內(nèi)容及組織結(jié)構(gòu)21-23
• 第二章 C-RAN架構(gòu)及PRACH信道概述23-37
• 2.1 C-RAN架構(gòu)23-26
• 2.1.1 C-RAN系統(tǒng)總體架構(gòu)23-24
• 2.1.2 基于C-RAN的數(shù)字前端框架24
• 2.1.3 數(shù)字前端PRACH接收端處理過程24-26
• 2.2 PRACH信道概述26-36
• 2.2.1 隨機(jī)接入作用與過程27-29
• 2.2.2 隨機(jī)接入物理層信道結(jié)構(gòu)29-36
• 2.3 本章小結(jié)36-37
• 第三章 PRACH接收端關(guān)鍵算法研究與仿真37-50
• 3.1 PRACH前導(dǎo)接收方案37-41
• 3.1.1 直接FFT算法37-38
• 3.1.2 時(shí)域?yàn)V波和降采樣算法38-40
• 3.1.3 PRACH前導(dǎo)接收方案比較40-41
• 3.2 PRACH檢測方案41-42
• 3.3 PRACH接收端關(guān)鍵算法設(shè)計(jì)與仿真42-48
• 3.3.1 PRACH前導(dǎo)接收算法浮點(diǎn)仿真與分析45-46
• 3.3.2 時(shí)域?yàn)V波和降采樣算法定點(diǎn)仿真與分析46-48
• 3.4 本章小結(jié)48-50
• 第四章 基于C-RAN數(shù)字前端PRACH接收端的電路設(shè)計(jì)與FPGA實(shí)現(xiàn)50-67
• 4.1 FPGA設(shè)計(jì)流程、設(shè)計(jì)平臺及仿真方案50-52
• 4.1.1 FPGA設(shè)計(jì)流程50-51
• 4.1.2 軟硬件平臺51
• 4.1.3 功能仿真方案51-52
• 4.2 基于C-RAN的PRACH接收端的整體框架設(shè)計(jì)52-53
• 4.3 模塊的設(shè)計(jì)與實(shí)現(xiàn)53-65
• 4.3.1 CP去除模塊設(shè)計(jì)與實(shí)現(xiàn)54-55
• 4.3.2 頻移模塊設(shè)計(jì)與實(shí)現(xiàn)55-57
• 4.3.3 AGC模塊設(shè)計(jì)與實(shí)現(xiàn)57-59
• 4.3.4 濾波模塊設(shè)計(jì)與實(shí)現(xiàn)59-63
• 4.3.5 RB選擇模塊設(shè)計(jì)與實(shí)現(xiàn)63-65
• 4.4 PRACH接收端鏈路的功能仿真65-66
• 4.5 本章小結(jié)66-67
• 第五章 PRACH接收端的驗(yàn)證與測試67-73
• 5.1 驗(yàn)證與測試方案設(shè)計(jì)67-68
• 5.2 資源消耗和性能指標(biāo)68-69
• 5.3 PRACH接收端的驗(yàn)證結(jié)果與分析69-72
• 5.4 本章小結(jié)72-73
• 第六章 總結(jié)與展望73-75
• 6.1 工作總結(jié)73
• 6.2 進(jìn)一步研究展望73-75
• 致謝75-76
• 參考文獻(xiàn)76-79
• 個(gè)人簡歷及攻讀碩士學(xué)位期間取得的成果79-80

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本文編號：626183